数字频率计的设计 ——毕业设计论文.doc
《数字频率计的设计 ——毕业设计论文.doc》由会员分享,可在线阅读,更多相关《数字频率计的设计 ——毕业设计论文.doc(13页珍藏版)》请在三一办公上搜索。
1、EDA技术及应用实验报告姓名:XXX班级:XXX学号:XXXX实验/上机报告课程名称:EDA技术及应用专业:电气工程及其自动化成绩:指导教师:XXX姓名:XXX日期:2013/10/23项目序号:实验三学号:XXX时间:星期三项目名称:数字频率计的设计组号:地点:XXXX一、实验目的设计一个能测量方波信号的频率的频率计。二、实验环境 Quartus II 7.0 开发系统。三、实验内容1.设计一个能测量方波信号的频率的频率计。2.测量的频率范围是0999999Hz。3.结果用十进制数显示。四、实验过程设计思想:用于频率测量的方法有很多,频率测量的准确度主要取决于所测量的频率范围以及被测对象的特
2、点。而测量所能达到的精度,不仅仅取决于作为标准使用的频率源的精度,也取决于所使用的测量设备和测量方法。所谓频率,就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N,则其频率可表示为f=N/T 。数字频率计的主要功能是测量周期信号的频率。频率是单位时间(1S)内信号发生周期变化的次数。如果我们能在给定的1S 时间内对信号波形计数,并将计数结果显示出来,就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间,同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号,然后通过计数器计算这一段时间间隔内的脉冲个数,将其换算后显示出来。
3、实验步骤:1.测频控制信号发生器的功能模块及仿真源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL IS PORT(CLK:IN STD_LOGIC; -1 Hz测频控制时钟 TSTEN:OUT STD_LOGIC; -计数器时钟使能 CLR_CNT:OUT STD_LOGIC; -计数器清零 LOAD:OUT STD_LOGIC); -输出锁存信号END ENTITY TESTCTL;ARCHITECTURE ART OF TESTCTL IS SIGNA
4、L DIV2CLK :STD_LOGIC;BEGINPROCESS ( CLK ) IS BEGINIF CLKEVENT AND CLK= 1 THEN -1HZ 时钟二分频 DIV2CLK=NOT DIV2CLK;END IF ;END PROCESS;PROCESS ( CLK,DIV2CLK ) ISBEGIN IF CLK= 0 AND DIV2CLK = 0 THEN -产生计数器清零信号 CLR_CNT= 1; ELSE CLR_CNT= 0 ; END IF; END PROCESS; LOAD=NOT DIV2CLK; TSTEN=DIV2CLK;END ARCHITECTU
5、RE ART;2.32位锁存器的功能模块及仿真源程序如下:LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD, DIN ) IS BEGINIF LOAD EVENT AND LOAD= 1 T
6、HEN DOUT=DIN; -锁存输入数据END IF;END PROCESS;END ARCHITECTURE ART;3. 十进制计数器的功能模块及仿真源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; -计数时钟信号 CLR:IN STD_LOGIC; -清零信号 ENA:IN STD_LOGIC; -计数使能信号 CQ:OUT INTEGER RANGE 0 TO 15;-4位计数结果输出 CARRY_OUT:OUT STD_LOGIC); -计数进位END EN
7、TITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15; BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR= 1 THEN CQI= 0; -计数器异步清零 ELSIF CLKEVENT AND CLK= 1 THEN IF ENA=1 THEN IF CQI9 THEN CQI=CQI+1; ELSE CQI=0; END IF; -等于9,则计数器清零 END IF; END IF; END PROCESS; PROCESS (CQI) IS BEGIN IF C
![数字频率计的设计 ——毕业设计论文.doc_第1页](https://www.31ppt.com/fileroot1/2023-3/28/6a38d24c-d139-4536-b00f-fe7aac63e44c/6a38d24c-d139-4536-b00f-fe7aac63e44c1.gif)
![数字频率计的设计 ——毕业设计论文.doc_第2页](https://www.31ppt.com/fileroot1/2023-3/28/6a38d24c-d139-4536-b00f-fe7aac63e44c/6a38d24c-d139-4536-b00f-fe7aac63e44c2.gif)
![数字频率计的设计 ——毕业设计论文.doc_第3页](https://www.31ppt.com/fileroot1/2023-3/28/6a38d24c-d139-4536-b00f-fe7aac63e44c/6a38d24c-d139-4536-b00f-fe7aac63e44c3.gif)
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字频率计的设计 毕业设计论文 数字频率计 设计 毕业设计 论文
![提示](https://www.31ppt.com/images/bang_tan.gif)
链接地址:https://www.31ppt.com/p-3944246.html