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1、集成电路的正向设计集成电路的逆向设计集成电路设计方法学概述,本次课主要内容,第18章 集成电路的正向设计,74HC139芯片介绍74HC139电路设计,电路的设计:Cs支路电路图,CMOS反相器传输特性,版图的设计和验证,通道,输入A0a,输入A1a,输出Y0a,输出Y1a,输出Y2a,输出Y3a,Vss,输出Y3b,输出Y2a,输出Y1b,输出Y0b,输入Y1b,输入Y0b,Vdd,第19章 集成电路的芯片解剖,19.1.1 74HC193芯片概况19.1.2 芯片解剖过程19.1.3 电路分析19.1.4 逻辑功能的分析19.1.5 版图设计规则的分析19.1.6 抑制Latch-up效应
2、的措施,煮片,显色,1.拼图2.标注3.分块4.功能块分析5.连接6.提取设计规则7.分析闩锁效应措施8.布局布线9.P阱和衬底电位,19.1.3 电路分析,什么是闩锁效应？,闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。,版图抑制闩锁效应的措施,合理布置电源接触孔伪收集区域采用保护环阱区与PMOS距离尽量拉大,关于闩锁效应,封装密度和集成度越来越高,产生Latch up的可能性会越来越大。ESD 和相关的电压瞬变都会引起闩锁
3、效应（latch-up）。这些结构会导致VDD和VSS线的短路，造成大电流、EOS（电过载）和器件损坏。Latch up 产生的过度电流量可能会使芯片产生永久性的破坏,Latch up 的防范是IC Layout 的最重要措施之一。可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。,全定制方法（Full-Custom Design Approach）符号法版图设计半定制方法（Semi-Custom Design Approach）定制法 可编程逻辑器件（PLD：Programm
4、able Logic Device）设计方法,第20章 集成电路设计方法,全定制集成电路（Full-Custom Design Approach）适用于要求得到最高速度、最低功耗和最小面积的芯片设计。即在晶体管的层次上进行每个单元的性能、面积的优化设计，每个晶体管的布局/布线均由人工设计，并需要人工生成所有层次的掩膜。对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小。,20.1 全定制方法,全定制集成电路优点：所设计电路的集成度最高产品批量生产时单片IC价格最低可以用于模拟集成电路的设计与生产缺点：设计复杂度高/设计周期长费用高应用范围集成度极高且具有规则结构的IC（如各种类型的存储器芯片）
5、对性能价格比要求高且产量大的芯片（如CPU、通信IC等）模拟IC/数模混合IC,O O O O O O,O O O O O O,O O O O O O,O O O O O O,A A A A,A A A A,A A,A A,N NN NN N,N NN NN N,P PP P,P PP P,20.2 符号法版图设计,20.2.1 固定栅格式,20.2 符号法版图设计,20.2.1 固定栅格式,20.2 符号法版图设计,20.2.1 固定栅格式,二、半定制方法,半定制集成电路（Semi-Custom Design Approach）即设计者在厂家提供的半成品基础上继续完成最终的设计，只需要生成诸
6、如金属布线层等几个特定层次的掩膜。根据需求采用不同的半成品类型。,半定制的设计方法 分为门阵列（GA：Gate Array）法和门海（GS：Sea of Gates）法两种：门阵列（GA：Gate Array）有通道门阵列：就是在一个芯片上将预先制造完毕的形状和尺寸完全相同的逻辑门单元以一定阵列的形式排列在一起，每个单元内部含有若干器件，阵列间有规则布线通道，用以完成门与门之间的连接。未进行连线的半成品硅圆片称为“母片”,20.3半定制方法,“母片”的示意图：,门 海,门海（SOC：Sea-of-Gate）无通道门阵列：也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线
7、通道，以此提高布线的布通率并提供更大规模的集成度。门海设计技术是把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元连线在无用器件区上进行。,门海示意图,门阵列生产步骤：（1）母片制造（2）用户连接和金属布线层制造,门阵列法设计流程图,门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。不足：设计灵活性较低；门利用率低；芯片面积浪费。门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可
8、用。,定制法包括：标准单元（SC：Standard Cell）积木块（BB：Building Block Layout）1）标准单元法 概念：从标准单元库中调用事先经过精心设计的逻辑单元，排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路。芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。,定制方法,标准单元,标准单元法与门阵列法比较,SC法设计流程与GA法相似，但有若干基本的不同点：(1)在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元
9、法则转换成标准单元库中所具有的标准单元。(2)门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。(3)门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。,标准单元法与门阵列法相比的优点：,(1)芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无用的晶体管。(2)可以保证100的连续布通率。(3)单
10、元能根据设计要求临时加以特殊设计并加入库内，因而可得到较佳的电路性能。(4)可以与全定制设计法相结合。在芯片内放入经编译得到的宏单元或人工设计的功能块。,标准单元法也存在不足：,(1)原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时，单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时间内能适应技术发展的单元库是一个突出问题。(2)成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。,2）积木块法(BB)又称 通用单元设计法。与标准单元不同之处是：第一，它既不要求每个单元（或称积木块）等高，
11、也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配。,通用单元法示意图,BB单元：较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计。BB布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道。BB方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化。布图算法 在发展中，通道不规则，连线端口在单元四周，位置不规则。,20.4 可编程逻辑器件设计方法（PLD：Programmable Logic Device）,可
12、编程逻辑器件：这种器件实际上也是没有经过布线的门阵列电路，其完成的逻辑功能可以由用户通过对其可编程的逻辑结构单元（CLB）进行编程来实现。可编程逻辑器件主要有PAL、CPLD、FPGA等几种类型，在集成度相等的情况下，其价格昂贵，只适用于产品试制阶段或小批量专用产品。,可编程逻辑器件设计方法,概念：用户通过生产商提供的通用器件，自行进行现场编程和制造，或者通过对“与”、“或”矩阵进行掩膜编程，构造所需的专用集成电路,四种简单PLD器件的比较,几种集成电路类型设计复杂度及费用比较Full Custom，Standard Cell，Gate Array，ogrammable Logic Device,从上至下单片价格：上涨开发费用：下降设计复杂度：下降,不同产量时成本与设计方法的关系,
