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1、（2-1）,TTL非门的内部结构,（2-2）,1、输入为低电平（0.3V）时,不足以让T2、T5导通,1V,（2-3）,1、输入低电平（0.3V）,1V,uo=5-uR2-ube4-uD23.4V高电平！,（2-4）,2、输入为高电平（3.4V）时,电位被钳在2.1V,反偏,1V,（2-5）,2、输入为高电平（3.4V）时,UO=0.3V,此电路,TTL非门（反相器）,（2-6）,多反射结结构,TTL与非门的内部结构,（2-7）,TTL与非门的改进电路（74H系列）,三极管复合结构提高驱动负载能力,（2-8）,一、电压传输特性,2.3.2 TTL非门的特性和技术参数,测试电路,（2-9）,UO
2、L,(0.3V),传输特性曲线,UOL,(0.3V),阈值UT=1.4V,理想的传输特性,输出高电平,输出低电平,（2-10）,1、输出高电平UOH、输出低电平UOL,UOH2.4V UOL 0.4V 便认为合格。,典型值UOH=3.4V UOL 0.3V。,2、阈值电压UT,uiUT时，认为ui是低电平。,uiUT时，认为ui是高电平。,UT=1.4V,（2-11）,二、输入、输出负载特性,1、前后级之间电流的联系,（2-12）,前级输出为 高电平时,前级,后级,流出前级电流IOH（拉电流）,（2-13）,前级输出为 低电平时,前级,后级,流入前级的电流IOL 约 1.4mA(灌电流),（2
3、-14）,灌电流的计算,（2-15）,2、扇出系数,扇出系数为门电路输出驱动同类负载门的个数,前级输出为 高电平时,例如：,前级,后级,（2-16）,前级,前级输出为 低电平时,后级,（2-17）,输出低电平时，流入前级的电流（灌电流）：,输出高电平时，流出前级的电流（拉电流）：,（2-18）,例2：如图电路，已知 74S00门电路GP参数为：IOH（拉电流）/IOL(灌电流)=1.0mA/-20mAIIH/IIL=50A/-1.43mA试求门GP的扇出系数N是多少？若将电路中的芯片改为74S20，其门电路参数同74S00，问此时P0的扇出系数又为多少？,（2-19）,求此类问题时，要对门P输
4、出的高低电平情况分别进行讨论。,门P输出的低电平时，设可带门数为NL：,门P输出的高电平时，设可带门数为NH：,扇出系数=10,（2-20）,74S20为4输入与非门，所以,门P输出的低电平时，设可带门数为NL：,门P输出的高电平时，设可带门数为NH：,扇出系数=5,问题：门电路多余输入端如何处理？,（2-21）,3、输入端负载特性,“1”,“0”？,假设某输入端接一电阻,（2-22）,R较小时,uiUT T2不导通，输出高电平。,（2-23）,R增大,Ruiui=UT时，输出低电平。,R临界=0.69k,（2-24）,例3：判断如图TTL电路输出为何状态？,10K,Y0=0 Y1=1 Y2=
5、0,Y0,Y1,Y2,（2-25）,例4：判断如图TTL电路输出为何状态？,Y1=0 Y2=0,（2-26）,以上分析说明：悬空的输入端相当于接高电平。为了防止干扰，一般将悬空的输入端接高电平。,TTL与非门在使用时多余输入端处理：,1.接+5V。,2.若悬空，UI=“1”。,3.输入端并联使用。,（2-27）,1、TTL门输入端悬空的相当于接高电平。,2、为了防止干扰，可将与门多余的输入端接高电平，将或门多余的输入端接低电平。,说明,（2-28）,1,0,当将两个TTL“与非”门输出端直接并联时：,产生一个大电流1.抬高门2输出低电平;2.会因功耗过大损坏门器件。,注：TTL输出端禁止直接并
6、联（线与）,2.4 其它类型的TTL门电路,2.4.1 集电极开路的与非门（OC门）,（2-29）,集电极开路的与非门（OC门）,（2-30）,符号,！,（2-31）,应用时输出端要接一上拉电阻RL,（2-32）,1、OC门可以实现“线与”功能,（2-33）,OC 门需外接电阻，所以电源VC可以选5V30V。OC 门作为TTL电路可以和其它不同类型不同电平的逻辑电路进行连接。,2、OC门可以实现电平转换功能,（2-34）,2.4.三态门（TSL门）,E-控制端,（2-35）,（2-36）,（2-37）,功能表,E使能端,（2-38）,三态门主要作为TTL电路与总线间的接口电路,用途：,E1、E2、E3分时接入高电平,（2-39）,1.三态门广泛用于数据总线结构,任何时刻只能有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态。,2.双向传输,当E=0时，门1工作，门2禁止，数据从A送到B；,当E=1时，门1禁止，门2工作，数据从B送到A。,用途：,
