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1、基于FPGA的CDMA数字基带收发系统调制部分内容提要：CDMA( Code Division Multiple Access ）即码分多址接入技术，具有很强的抗干扰能力（信号隐蔽，抑制窄带干扰等）和保密性，地址改变也比较灵活。我们在了解现代通信技术的发展、CDMA基本原理以及CDMA系统的工作过程的基础上，运用MAX+plus软件，通过编程在FPGA中实现了CDMA数字基带收发系统中的4路信息信号的扩频、编码调制。系统首先将模数（A/D）转换器转换的4路数字信号通过Walsh码调制、PN码扩频、基带求和以及并串转换后得到基带信号，接收端通过相反的过程，解调出原数据信号，再通过数模（D/A）转
2、换器，还原出原模拟信号。本文给出了CDMA数字基带收发系统的软硬件设计方案。并以Altera MAX+plus为硬件开发平台,利用FPGA实现了4路信息信号的扩频、编码调制。关键词：FPGA Walsh码调制 PN码扩频 基带求和 并串转换Digital Base-band System of CDMA Based on FPGAModulation PartAbstract：CDMA (Code Division Multiple Access) has very strong ability of anti-jamming (signal covert, suppresses select
3、ive interference and so on) and keeping secrecy. Its address changing is quite easy. Based on understanding the development of modern communication, the basic principle of CDMA and the work process of system, we utilize the MAX+plussoftware, realize 4 groups information signals widening frequency, t
4、he coding modulation and the demodulation by programming. In the CDMA numeral base band receiving and dispatching system, the dispatching system transforms 4 digital signals which have been switched by analog-digital (A/D) switch-box through the Walsh code modulation, the PN code spectrum-spread, th
5、e base band summation and the serial transformation at first, then the receiving part adopts the opposite process, demodulates 4 digital signals, gains the prime digital signals. The prime digital signals passes the digital-analog (D/A) switch-box, returns to the original simulated signals in the en
6、d.This article has produced the design proposal of the CDMA numeral base band receiving and dispatching system. And take Altera MAX+plus as the platform of the hardware development. The system realizes the widening frequency, the coding modulation and the demodulation of 4 groups information signal
7、by FPGA.Key words: FPGA the Walsh code modulation PN code spectrum-spread the base band summation the serial transformation.目 录一、概述1二、CDMA基本原理1（一）引理1（二）码分多址基本概念2（三）沃尔什码3（四）PN码4三、CDMA数字基带收发系统调制部分主要模块及仿真6（一）码发生器6（二）WALSH码调制与扩频9（三）CDMA基带收发系统内部结构9四、硬件部分9五、电路中延迟带来的问题和解决方案10六、调试10七、结束语11八、感谢辞11附录A11附录B14附
8、录C26参考文献：28基于FPGA的CDMA数字基带收发系统调制部分一、概述CDMA是码分多址的英文缩写(Code Division Multiple Access),它是在扩频通信技术上发展起来的一种新的无线电技术,其原理是将需传送的具有一定信号带宽的信息数据,用一个带宽远大于信号带宽的高速伪随机码进行调制,使原数据信号的带宽被扩展,再经载波调制并发送出去。接收端使用完全相同的伪随机码,与接收的宽带信号作相关处理,把宽带信号转换成原信息数据的窄带信号(即解扩),以实现信息通信。CDMA具有很强的抗干扰能力（信号隐蔽，抑制窄带干扰等）和保密性，改变地址比较灵活。扩频通信技术在军用通信中已有半个
9、多世纪的历史。1993年TIA批准CDMA为扩频率数字蜂窝系统标准以来，CDMA技术在国外得到迅速发展，已呈后来居上之势。尤其在GSM的大本营欧洲，ETSI（欧洲电信标准委员会）审议G3（第三代移动通信）标准，无论采用Nokia、Ericsson还是Motorola、Siemens原型，都将采用CDMA作为空中接口标准，这也进一步确立了CDMA为商业移动通信网的主流方向。在美国10大蜂窝公司中有7家选用CDMA。在亚洲，CDMA技术商业化趋势更强，1995年，韩国LGIC公司推出世界上首批商用CDMA交换系统。1995年9月，世界上第一个商用CDMA移动网在香港地区开通，1996年在韩国汉城附
10、近开通世界上最大的商用的 CDMA网，新加坡的CDMA个人通信网于1997年开通，这也是亚洲第一个CDMA个人通信网。截至2003年9月25日中国联通的CDMA手机用户在突破300万大关后，正在以日进3万的速度向350万的目标进发，所有这些迹象表明，CDMA正在成为一项全球性的无线通信技术。扩频通信技术、码分多址技术和同步技术是CDMA的关键技术，本设计旨在通过设计完成CDMA数字基带收发系统的过程。二、CDMA基本原理（一）引理本设计系统是对CDMA码分多址技术所做的1个4路演示性系统,本系统省去了载波调制部分,把CDMA扩频系统中传输的信号简化为数字基带信号,并做出1个与之相应的扩频编码调
11、制收发系统。系统采用Walsh函数正交码作为地址码调制原数据信号,选用m序列作为扩频的伪随机码。根据信息论的香农（Shannon）定理：其中C为信道容量，W为信号带宽（单位为Hz），S/N为信噪比。信道容量与带宽成正比，而在一定信道容量下，如果带宽W扩充到一定程度，那么就能在较低S/N要求下得到很高的传输质量。这一点的应用就是采用伪随机码（PN）的扩频编码调制，把原数据信号变换成类似于白噪声的随机信号。CDMA技术基于扩频通信的基本原理，将要传送的具有一定信号带宽的信息数据，用一个带宽远大于信号带宽的高速伪随机编码信号去调制它，使原信息数据信号的带宽被大大扩频，再经载波调制后发射出去。接收端则
12、使用完全相同的伪随机码，与接收的宽带信号作相关处理，把宽带信号变换成原信息数据的窄带信号（解扩）实现数据通信。这种扩频通信的明显特点是采用编码调制、频谱扩展和相关处理技术。使用扩频编码调制易于保密也可供多用户使用。另外，对信息数据的频谱扩展，使功率谱密度明显降低，即不容易被别人发现又不容易干扰别人。CDMA通信多址干扰的大小决定于扩频编码间的互相关值，如果该值非常小乃至可以忽略，那么接收解调输出结果就只有原数据信号和噪声。所以CDMA可在同一载波频率上同时传送多个用户的信息、数据，实现多址通信。编码之间的互相关值越小，多址干扰就越小，多址通信用户数就越多。在香农信息论中，系统理论上最大容量的最
13、终逼近实现技术之一就是：高斯白噪声信道最利于传输的信号是高斯白噪声信号。而采用伪随机码（PN）的扩频编码调制技术把原数据信号变换成类似于白噪声随机信号的CDMA无线通信技术，使这种理论的实现成为现实。而最常用的伪随机序列之一就是下面设计中要用到的m序列。（二）码分多址基本概念在CDMA中还有一个很重要的技术就是码分多址。码分多址与频分多址和时分多址不同，被分割的参量不是频率或时间，而是信号的波形，即码的结构。这时复用的各个信号，从频谱或时间上看就不再是互不重叠的。码分是利用各路信号的正交性。基本方法是，在发送端先将多路信号分别由一组正交码进行某种调制或变换，使各路信号成为某种正交信号组，然后混
14、合传输。接收端产生一组与发送端同步的同样正交码，并将收到的信号与正交码组中的每个码分别作点积。根据两个矢量相同信号的点积为1，两个矢量正交信号的点积为零，就可以利用复合信号中所含各信号的正交性，通过求点积来从复合信号中分离出各路信号。Q2e+1-110110011111000011001011100111111111111111111111111100000010110001111000111111111000000a1a2Q1Q2e1=a1Q1e2=a2Q2e=e1+e2Q1e+1-1+1-1+1-1+1-1+1-1+1-1+1-1+2-2（相乘后分别对每个码元取平均值）（相乘后分别对每个码
15、元取平均值）图1 码分多址示意图例如有数字信号a1、a2，经正交码组Q1（1 1）、Q2（1 -1）变换后得到正交信号组e1、e2,复合信号为e=e1+e2。接收端用正交码组Q1、Q2与e作点积运算，就可分离出a1、a2（见图1）。从图1中可以看出：(1)e1和e2的码元速率与Q1、Q2相同，所以码分多址信号的频谱远大于原发送数字信号a1和a2的频谱。(2)复合信号中的各路信号在频谱和时间上都是重叠的。(3)收端的Q1、Q2与e不能正确同步就不可能正确分离a1和a2。(4)要实现码分多路复用，就必须有足够多的正交码，即地址码数目要足够多。上例只有两个地址码，所以只能实现两路复用。地址码的选择直
16、接影响到码分多址的容量、抗干扰能力、接入和切换速度等性能。所选择的地址码应能提供足够数量的自相关函数特性尖锐的码序列，保证信号经过地址码解扩后具有较高的信噪比。地址码提供的码序列应接近白噪声特性，同时编码方案简单，保证建立同步速率较快。常用的地址码有：m序列，即最长线性的伪随机序列；Walsh函数正交码等。本设计采用Walsh函数正交码作为地址码调制原数据信号，产生一组码长为4的沃尔什码。（三）沃尔什码沃尔什（Walsh）码是正交码，经常被用作码分多址系统的地址码。例如就是一组码长为4的沃尔什码。所谓正交性是指上式说明这个码字内的4个码只有本身相乘叠加后归一化值是1，任意两个不同的码相乘叠加后
17、的值都是0，即互相关值为零。对于其他长度的沃尔什码也是这样。上面的沃尔什码的码长是4，只有4个地址码，也就是系统的信道数不能超过4个。当用信道数更多时，必须产生码长更长的沃尔什码。沃尔什码的生成比较简单，可以通过哈德玛（HADAMARD）矩阵来生成。下面我们先看一看上面的码长为4的沃尔什码，把它写成矩阵形式是其中矩阵是取反（元素1变成-1，-1变成1），矩阵是其中矩阵是取反，矩阵是1。所有的WALSH码都可以通过这种方式来产生。从而得到码长为2n的WALSH码。其中n为大于1的正整数。（四）PN码CDMA是在扩频通信的基础上发展起来的。所谓扩频通信,就是将要传送的具有一定信号带宽的信息数据,用
18、一个带宽远大于信号带宽的高速伪随机码进行调制,使原始数据信号的带宽被扩展,再经载波调制并发送出去。接收端使用完全相同的伪随机码对接收到的信号作相关处理,把宽带信号转换成原始信息数据的窄带信号(即解扩),以实现信息通信。它通常采取的扩频方案有2种,一是直接序列(Direct Sequence)扩频技术,另一种是跳频(Frequency Hopping)扩频技术。本设计采用的是直接序列扩频方式(DS/CDMA)。作为扩频码的伪随机码具有类似白噪声的特性。因为真正的随机信号和噪声是不能重复再现和产生的，我们只能产生一种周期性的脉冲信号来近似随机噪声的性能，故称之为伪随机码或PN码。用于扩频通信系统的
19、伪随机码常用的共有2种，m序列优选对和Gold序列。m序列优选对产生方便，但是数量较少，Gold码序列则可以有较多的数量。由于本设计只有4路信号，为简便起见，选用m序列作为扩频码的伪随机码。m序列具有与随机噪声类似的尖锐自相关特性，但它不是真正随机的，而是按一定规律周期性的变化。由于m序列容易产生、规律性强等许多优良的特性，在扩频通信和码分多址系统中最早获得广泛的应用，以下介绍m序列伪随机码的产生和电路实现。m序列是最长线性移位寄存器的简称，它的生成可用移位寄存器的本原特征多项式来确定，一个本原特征多项式对应一个最大长度序列，也就是对应一个m序列。表1给出了n阶本原特征多项式的具体形式，n是移
20、位寄存器级数，它的周期是P=。例如，当n=5时，表中给出了2,5,2,3,4,5,1,2,4,5，其中2,5的多项式为2,3,4,5的多项式为1,2,4,5的多项式为必须指出本原多项式的互反多项式还是本原的。本表中没有列出互反多项式来。一个n阶的互反多项式为例如，多项式是本原的，则互反多项式为也是本原的。表1m序列的本原特征多项式n21,231,341,452,5 2,3,4,5 1,2,4,561,6 1,2,5,6 2,3,5,673,7 1,2,3,7 1,2,4,5,6 2,3,4,7 1,2,3,4,5,7 2,4,6,7 1,7 1,3,6,7 2,5,6,782,3,4,6 3,
21、5,6,8 1,2,5,6,7,8 1,3,5,8 2,5,6,8 1,5,6,8 1,2,3,4,6,8 1,6,7,8有了特征多项式，可以用硬件电路来实现一个m序列。下图是一最简单的三级移位寄存器构成的m序列发生器。根据表1，取阶数n=3，对应的特征多项式l,3的互反多项式是2,3，即。该移位寄存器是D触发器，在时钟脉冲CP上升沿到来时，输出等于输入。途中第二、三级移位寄存器的输出和经模2加电路后反馈到第一级移位寄存器的输入端，构成反馈电路。当初始状态为111时（其他初始状态也是如此），在时钟脉冲的控制下，各输出端的输出数据如图2(b）所示，得到输出周期为的码序列1110010。在输出一个
22、周期的序列后，又回到111状态。在时钟的控制下，输出序列作周期性的重复。1110010就是一个周期是7的m序列。D1CPQ1D2CPQ2D3CPQ31 1 10 1 10 0 11 0 00 1 01 0 11 1 01 1 1模2加法器Q1 Q2 Q3时钟脉冲（a）（b）输出1110010图2 三级移位寄存器构成的m序列发生器三、CDMA数字基带收发系统调制部分主要模块及仿真本收发系统主要由调制器和解调器两部分组成。完成的功能如下：1. 调制器：内嵌于编码器中的信息信号发生器产生的4路输入信号，经Walsh调制、PN扩频、基带求和与并串变换成1路信号，完成调制。Walsh码发生器、PN码发生
23、器和信息码发生器都属于调制器的一部分。2. 解调器:接收端将收到的1路信号首先进行串并变换,在取得同步的基础上行PN解扩和Walsh解调,恢复出4路输入信息。具体结构参见整体概念性框图（见图3）及内部结构框图（见图6）。信息码发生器Walsh码调制PN码扩频基带求和Walsh码发生器串并转换Walsh码解调&PN解扩并串转换PN码发生器图3 CDMA基带收发系统整体性框图本系统主要模块有码发生器（creator）和调制延时器（modulator_delay）。码发生器又主要包括信息码发生器，Walsh码发生器和PN码发生器。调制延时器中主要是信息码延时器，Walsh码调制器和延时器，PN码扩频
24、器和延时器。以上模块的仿真结果都能在附录A、附录B、附录C中看到。该收发系统受同步时钟控制，各模块时钟是在全局时钟的基础上进行分频产生，分频系数见表2。触发项触发分频触发项触发分频信息码发生器96分频基带求和3分频Walsh码发生器24分频并串、串并转换全局时钟PN码发生器3分频Walsh码解调&PN扩频3分频表2 触发时钟分频（一）码发生器1. Walsh码发生器本系统采用的Walsh码组为； ； ；考虑到是数字基带系统，应变为； ； ；该发生器利用MAX+plus编程实现较简单，在Walsh码时钟(全局时钟的24分频)的控制下,每出现一次时钟跳变事件(clkevent),输出端以4为周期依
25、次输出1111,1010,1100和1001的码序列。Walsh码发生器程序参见附录B Walsh3.vhd。仿真波形如下图：图4 Walsh码程序仿真波形2. PN码发生器在前面已阐释了如何利用m序列发生器来产生PN码的原理，以下内容是如何用MAX+plus设计实现周期为的PN序列。MAX+plus不但提供了编程语言（例如VHDL）的设计方法，还提供了图形设计方法（扩展名为.gdf的文件）。一个图形文件由若干符号（symbol）组成，这些符号既可以是系统提供的，也可以是通过编程语言设计生成的。图5是该软件所提供的D触发器，可以在菜单“symbol”下的“max2libPrim”中找到。实验中
26、利用到7个这样的触发器相互级联实现周期为127的PN序列。具体构成依据表1，例如，我们在这里取l,7的互反多项式6,7作为7级移位寄存器的特征多项式，PN码时钟为全局时钟的3分频。D触发器的功能见表3。PN码发生器原理图参见附录C 图1。表3 D触发器功能表输出PRNCLRNCLKDQ低高XX高高低XX低低低XX非法高高上升沿低低高高上升沿高高高高低X保持高高高X保持注：X表示高电平或低电平DCLKQCLKNPRN图5 D触发器符号3. 信息码发生器信息码的产生则只需在信息码时钟mess_clk的控制下，从同样的级联中引出4路信号作为信息码，信息码时钟为全局时钟的96分频。信息码发生器原理图参
27、见附录C 图2。图6 CDMA基带收发系统内部结构框图3分频8分频32分频信息码发生器Walsh码发生器PN码发生器Walsh码时钟(24分频)延时电路基带求和并串转换串并转换PN解扩&Walsh码调制PN码延时Walsh码延时全局时钟信息码延时注：1.clr信号（上图未示出）为全局清零信号，当clk=0时，系统将重新启动。2.由于并串转换和硬件特性引起的不同步问题,通过PN码、WALSH码和信息码延时电路得到解决。3.为同或指示器,即将输出信号与原始信息码作比较。为同或门，为异或门。（二）WALSH码调制与扩频在数字基带系统中，Walsh码调制可以简单的用同或门来实现（详见本论文附录C的CD
28、MA基带收发系统调制部分图4）。而PN扩频则可通过简单的异或门实现（详见本论文附录C的CDMA基带收发系统调制部分图3）。（三）CDMA基带收发系统内部结构CDMA基带收发系统内部结构框图如图6所示。从图中可以看到整个CDMA基带收发系统中4路信息的传输过程。在发送部分分别产生4路信息，Walsh码和PN码，并用Walsh码调制4路信息，PN码扩频，最后通过基带求和，并串转换发送出去。四、硬件部分本部分设计主要由两大部分组成，即FPGA与A/D转换器。FPGA的主要功能是实现4路信息信号的扩频、编码调制。A/D转换器则是将模拟信号转换成数字信号。本部分的硬件原理图参见图7。FPGA(Field
29、 Programmable Gate Array)是近几年出现的新型可编程逻辑器件,它不仅具有很高的速度和可靠性,而且具有用户重复定义的逻辑功能,即具有可编程的特点。它的出现不仅使数字电路系统的设计非常灵活,而且大大缩短了系统研制周期,缩小了数字电路系统的体积和所用芯片的种类。因此,利用FPGA器件设计本设计中的码发生器和码调制器，不仅使电路设计大大简化,而且具有相当高的精度。Altera公司生产的EPF10K系列的FPGA,具有规模覆盖范围广、布线资源丰富、时间可预测性好的优点,在数字通信系统设计中得到了广泛的应用。考虑到方案的性价比以及将来的功能的增加,本方案的FPGA选用EPF10K10
30、TC144-4芯片,实现了系统的单片设计,从而大大减小电路的复杂度和体积。ADC0809是CMOS单片型逐次逼近式AD转换器，它由8路模拟开关、地址锁存与译码器、比较器、8位开关树型DA转换器、逐次逼近寄存器、三态输出锁存器等其它一些电路组成。因此，ADC0809可处理8路模拟量输入，且有三态输出能力，既可与各种微处理器相连，也可单独工作。输入输出与TTL兼容。ADC0809的工作过程是：首先输入3位地址，并使ALE=1，将地址存入地址锁存器中。此地址经译码选通8路模拟输入之一到比较器。START上升沿将逐次逼近寄存器复位。下降沿启动 AD转换，之后EOC输出信号变低，指示转换正在进行。直到A
31、D转换完成，EOC变为高电平，指示AD转换结束，结果数据已存入锁存器，这个信号可用作中断申请。当OE输入高电平时，输出三态门打开，转换结果的数字量输出到数据总线上。最后将MAX+plus软件程序下载到FPGA中，实现CDMA数字基带收发系统中的4路信息信号的扩频、编码调制。系统首先将模数（A/D）转换器转换得8位数字信号通过Walsh码调制、PN码扩频、基带求和与并串转换后发送出去，接收端通过相反的过程，解调出原数据信号，再通过数模（D/A）转换器，还原出原模拟信号。图7 硬件部分PCB图五、电路中延迟带来的问题和解决方案信息码延时Walsh码延时1. 硬件延迟带来的问题及解决方案硬件不可避免
32、的有延时问题。为了消除它带来的影响，在编码端，用时钟的上升沿触发，在解码端用下降沿触发。这是利用数字器件的触发特性，使编码时钟相当于提前了半个时钟。因此得以改善延时问题，提高通信质量。2. 串并变换带来的延时及解决方案系统设计中比较难的一点就是时延问题，因为在此实验中要求PN码、Walsh码与原输入信号应该比较严格对齐，但是其中的一些时延又是不可避免的。硬件本身的时延比较小容易解决，但是串并变换时的时延是大于1个周期的，因为在并串变换中必须等到3路信号的串序码全部到来时才能完成串并变换。因为在解调时，PN码、Walsh码和输入信号必须是一一对应的，所以在实现时我们将PN码、Walsh码进行延时
33、处理，将所有的码字顺序后延，使所有的信号及码字重新一一对应起来。在本系统中，为了验证解出的码字与原信号是否相符，我们将原信号作一定的延时，以有利于比较。在延时的实现中充分利用VHDL中SIGNAL的赋值特性（在赋值时都有一定的延时），可很容易实现码字的顺序后延。六、调试软件与硬件部分的设计完成以后，我开始进行调试。首先将VHDL语言程序通过下载线和电路板上的下载端口下载到EPF10K10TC144-4芯片当中，然后开始一步一步针对各器件进行调试。A/D转换器的调试过程为：首先输入3位地址，并使ALE=1，选通8路模拟输入之一到比较器，在输出端接示波器，观察结果。其他各元件测试过后，对整个系统作
34、整体调试，在系统输出端口接示波器观察波形，直至波形与预期结果一致。七、结束语CDMA(码分多址接入技术)为第三代移动通信技术的主流技术。第三代移动通信系统以强大的通信能力，融合语音、视频和数据，向人们提供丰富的多媒体业务，满足市场日益增长的移动通信需求。CDMA作为主流技术对这些服务的提供起到了关键性的作用，也正在成为一项全球性的通信技术。通过此次设计完成CDMA数字基带收发系统的过程，我加深了对CDMA的扩频通信技术、码分多址技术和CDMA系统的理解，更深入地将现代数字通信理论知识与工程实际结合起来。伴随这篇毕业论文的收笔，我的毕业设计也近尾声了。在这段时间里，我收集材料，确定方案，模块设计
35、，修改，调试，综合等等，时间过得简单和紧凑。我经历了很多，也得到了很多，在其中我走过很多的弯路，尝到很多的失败，也经历过模块成功调通的喜悦，以及系统模拟成功后的欣慰。我想我得到的并不仅仅是书本上的知识，更是一个人工作研究的心境，态度，经验一个大学本科毕业生对待自己的专业，对待自己的工作应该抱着一种态度；一个人对待专业知识上的困难，应该如何解决；一个人应该如何面对成功和失败；一个人应该如何与周围的人进行交流等等对于我来说，这些都是无价的。毕业设计的完成，毕业论文的写作对于我来说都是第一次，我从其中学到了很多，这个过程就是一个学习的过程。再过一些时间，我就要踏上工作岗位了，那也是一个长期的学习过程
36、。我将鼓足勇气，在自己的专业这条道路上走得更远。八、感谢辞在此次设计当中，我要特别感谢我的指导教师梁文海老师，他一直耐心地指导我的设计，包括编程、画原理图和制作硬件，给我提出了很多宝贵的意见和建议，使我受益匪浅。还要感谢帮助过我的同学，没有他们的帮助我也不能如此顺利地完成设计。非常感谢！附录A调制器（modulator）图1 调制器原理图说明：（1）CREATOR为码发生器，具体内部结构、功能参见码发生器设计图。 （2）MODULATE_DELAY为信号调制，噪声引入和相应信号延时（供解调器用）的器件。 （3）SCODE为最终输出串行结果。输入&输出：CLK 全局时钟CLR 清零信号MESS3
37、.0 原始信号PN 伪随机噪声SCODE 串行码WAL3.0 Walsh码WALCLK 延迟后的WAL时钟码发生器（CREATOR）设计图图2 码发生器（CREATOR）设计图说明： （1）CREATOR用来提供各种系统所需码信息和控制信息，包括：4路输入信息mess3.0、4路WALSH码、周期为127的PN码及各个分频时钟。 （2）DECIMATOR3、DECIMATOR8和DECIMATOR32单独或级联起来实现3分频、24分频和96分频用来控制PN、MESS1和WALSH3产生PN码、MESS码和WALSH码。 （3）SYN_CLK用来使各分频时钟的第一个上升沿对齐，使其同时工作，它是
38、借助与门来实现此功能的。输入&输出：CLK 全局时钟CLR 清零信号32CLK 信息码时钟8SYN_CLK 8分频同步时钟3SYN_CLK 3分频同步时钟MESSOUT3.0 输入信息PN 伪随机噪声WAL3.0 Walsh码调制及延时（MODULATE_DELAY）电路设计图图3 调制及延时（MODULATE_DELAY）电路设计图说明：（1）WAL_MODULATOR1:WALSH调制（地址码调制）。 PN_MODULATOR1：PN调制（扩频调制）。 PLUS：经调制后4路信号的求和。 CHANGE1：并串转换。 （2）各种DELAY都是将各种信号延时为解调器所用，使各种信息在解调端重新
39、一一对应。其中DELAYM1和DELAYM22是用于延时MESS信号，DELAYPN延时PN，DELAYWAL延时WALSH码，DELAYWAL_CLK延时WAL_CLK。 （3）SCODE为最终输出串行结果。 （4）PLUSNOISE为调制后的四路信号加入干扰信号。输入&输出：CLK 全局时钟CLR 清零信号32CLK 信息码时钟8SYN_CLK 8分频同步时钟3SYN_CLK 3分频同步时钟MESS13.0 原始信息PN 伪随机噪声WALIN3.0 Walsh码NOISE3.0 输入噪声附录Ba_to_d.vhd1. CDMA基带收发系统调制部分（modulator）。2. 程序功能：控制
40、A/D转换器。3. 控制时钟：全局时钟。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity A_TO_D is port( AD : in STD_LOGIC_VECTOR(7 DOWNTO 0); CLK1 : in STD_LOGIC; EOC : in STD_LOGIC; K : in STD_LOGIC_VECTOR(3 DOWNTO 1); POUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 1)
41、; A : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); RD : OUT STD_LOGIC; WR : OUT STD_LOGIC; CS0809 : OUT STD_LOGIC; CSMEM : OUT STD_LOGIC; CSLCD: OUT STD_LOGIC);end A_TO_D;architecture CHANGE of A_TO_D is signal step :integer range 0 to 3;beginA=K;CSMEM=1;CSLCD=1; process(clk1,STEP,EOC,AD)beginIF (CLK1=1) AND (
42、CLK1EVENT) THEN STEP WR=0 OR EOC;RD = 1;CS0809 WR=1;RD = 1;CS0809 WR=1 ;RD = 0 OR EOC;POUT =AD;CS0809 WR=1 ;RD = 1;CS0809 = 1;END CASE;END PROCESS;END CHANGE;仿真波行如下：图1 A/D转换器程序仿真波形图syn_clk.vhd4. CDMA基带收发系统调制部分（modulator）。5. 程序功能：初始化同步（在信息码时钟第一个上升沿同时开始工作）。6. 控制时钟：信息码时钟（96分频）。library ieee; use ieee.st
43、d_logic_1164.all;use ieee.std_logic_signed.all;entity syn_clk is port(clr,clk:in bit; newclk:out bit);end syn_clk;architecture dec of syn_clk is signal re_clk :bit;begin process(clk,clr)beginif clr=1then re_clk=0;elsif(clkevent and clk=1) thenre_clk=1;end if;newclk=re_clk;end process;end dec;仿真波行如下：图2 信息码产生程序仿真波行图Walsh3.vhd1 CDMA基带收发系统调制部分（modulator）。2 程序功能：产生四路Walsh码。3 控制时钟：Walsh码时钟（24分频）。 library
