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基于FPGA的数据采集器的设计 全部作者： 施鸣鸣 第1作者单位： 河海大学 论文摘要： 设计了以FPGA为核心逻辑控制模块的高速数据采集系统。设计中采用了自顶向下的方法，将FPGA依据功能划分为几个模块，详细论述了各模块的设计方法和控制流程。FPGA模块设计使用Verilog HDL语言，在Quartus 4.0 中实现软件设计和完成仿真。本论文给出了1些模块的仿真图形。整个采集系统可实现输出16位最大工作频率为200 kHz的模拟信号采集。 关键词： FPGA；A/D；数据采集；Verilog HDL语言 (浏览全文) 发表日期： 2008年03月05日 同行评议： （暂时没有） 综合评价： （暂时没有） 修改稿：
