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1、电子课程设计数字秒表的设计数字秒表的设计一、设计任务与要求 1、数字秒表的计时范围是0秒59分59.99秒，显示的最长时间为59分59秒。 2、数字秒表的计时精度是10ms。 3、复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。 4、具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。二、总体框图高/低电平频率信号输入微妙模块秒模块分模块置数/位选显示模块进位进位由频率信号输出端输出频率为100HZ的时钟信号，输入到微妙模块的时钟端clk，微妙模块为100进制的计数器，产生的进位信号co输入到下一级秒模块
2、的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。设计方案：利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点， 本设计采用自顶向下，混合输入方式（原理图输入顶层文件链接和VHDL语言输入各模块程序设计）实现数字秒表的设计，下载和调试。三、功能模块1. 微秒模块采用VHDL语言输入方式，以时钟clk，清零信号clr以及暂停信号STOP为进程敏感变量，程序如下：libr
3、ary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINSECONDb isport(clk,clrm,stop:in std_logic;-时钟/清零信号 secm1,secm0:out std_logic_vector(3 downto 0);-秒高位/低位 co:out std_logic);-输出/进位信号end MINSECONDb;architecture SEC of MINSECONDb issignal clk1,DOUT2:std_logic;beginprocess(cl
4、k,clrm)variable cnt1,cnt0:std_logic_vector(3 downto 0);-计数 VARIABLE COUNT2 :INTEGER RANGE 0 TO 10 beginIF CLKEVENT AND CLK=1THEN IF COUNT2=0 AND COUNT210 THEN COUNT2:=COUNT2+1; ELSE COUNT2:=0; DOUT2= NOT DOUT2; END IF; END IF;if clrm=1 then-当clr为1时，高低位均为0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=
5、1 then if stop=1 then cnt0:=cnt0; cnt1:=cnt1; end if;if cnt1=1001 and cnt0=1000 ;then-当记数为98（实际是经过59个记时脉冲）co=1;-进位cnt0:=1001;-低位为9elsif cnt01001 then-小于9时cnt0:=cnt0+1;-计数-elsif cnt0=1001 then-clk1=not clk1;elsecnt0:=0000;if cnt11001 then-高位小于9时cnt1:=cnt1+1;elsecnt1:=0000; co=0; end if; end if; end i
6、f;secm1=cnt1;secm0=cnt0;end process;end SEC;程序生成器件如图：微妙模块生成的器件可以实现带有100进制进位和清零功能，暂停等功能，MINSECONDb输入为100HZ脉冲和低电平的清零信号CLR与暂停信号STOP，输出微妙个位、十位及进位信号CO。2、秒模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic;-时钟/清零信号 sec1,sec0:out std_logic_v
7、ector(3 downto 0);-秒高位/低位 co:out std_logic);-输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);-计数beginif clr=1 then-当ckr为1时，高低位均为0cnt1:=0000;cnt0:=0000;elsif clkevent and clk=1 thenif cnt1=0101 and cnt0=1000 then-当记数为58（实际是经过59个记时脉冲）
8、co=1;-进位cnt0:=1001;-低位为9elsif cnt01001 then-小于9时cnt0:=cnt0+1;-计数elsecnt0:=0000;if cnt10101 then-高位小于5时cnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;sec1=cnt1;sec0=cnt0;end process;end SEC;程序生成器件如图：此器件实现60进制带有进位功能和清零功能的秒计数模块SECOND，输入为微妙模块的进位信号和低电平有效的清零信号CLR，输出秒个位、十位及进位信号CO。3、分模块library ieee;u
9、se ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clkevent and clk=1 thenif en=1 thenif cnt1=0101 and cnt0=1000 thenco=
10、1;cnt0:=1001;elsif cnt01001 thencnt0:=cnt0+1;elsecnt0:=0000;end MINUTE;architecture MIN of MINUTE isbeginif cnt10101 thencnt1:=cnt1+1;elsecnt1:=0000;co=0;end if;end if;end if;end if;min1=cnt1;min0=cnt0;end process;end MIN;程序生成器件如图：此器件实现进制带有进位和置数功能的分计数模块MINUTE，输入为妙进位信号和高电平有效的使能信号EN，输出分个位、十位及进位信号CO。4、
11、动态扫描模块 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity SELTIME is port( clk:in std_logic;-扫描时钟 secm1,secm0,sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);-分别为秒个位/时位；分个位/ daout:out std_logic_vector(3 downto 0);-输出 sel:out std_log
12、ic_vector(2 downto 0);-位选信号end SELTIME;architecture fun of SELTIME is signal count:std_logic_vector(2 downto 0);-计数信号begin sel=111) then count=000; else countdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutqqqqqqqqqq=1101111;-显示9end case; end process;end disp_are;生成器件如图所示：DISPLAY实现译码显示功能，输入为D，输出为Q注意：以上所有程序均经过硬件测试。四、总体设计电路图顶层文件（原理图输入）五 心得体会 经过本次课程设计，我发现以我现在的学习水平，独立自主的进行课程设计还为时尚早，目前最重要的就是积累自己的知识面，多进行些实验方面的设计，锻炼下动手能力，本次设计经过老师的帮助，基本上独立自主的完成了本次设计。 本次设计上仍有许多不足，还有待进一步的改进以便完善功能。
