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1、装订线 数字电路课程设计 题目： 利用CPLD设计可调时数字钟 利用CPLD设计可调时数字钟摘 要装订线 本次课程设计是用数字电路知识以及Maxplus软件进行的制作，首先理解了电路原理图，然后进行了焊接，本次焊接增加自己的动手能力。然后对数字电路书又进行了复习，最后应用上述软件进行了编程。电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译码器和数据选择器配合使用来完成动态的显示输出。此外，外部控制开关用来控制电路，使得该电路可以完成保持、清零、快速校对时间等一系列的功能。本系统的难点在于EDA系统作图及最后系统优化的应用。尤其是小数点的显示控制，用一个或门，通过1Hz来控制第三
2、个数码管的点显示，再通过一个与非门来控制第五个数码管的点显示,第五个数码管的点在整个脉冲阶段显示，而第三个数码管的点只有在低电平时显示，以达到结果是第五个数码显示管的点常亮，而第三个数码管的点以1Hz的频率闪烁。制作中经常遇到各种问题，如第一次用的七段译码器显示六和九时，显示的不是很好，就重新自己做的译码器，让其显示的比较完美，而且也出现了制作的程序太大问题，最后不断的修改终于成功了。关键词：数字电路 Maxplus 七段译码器目 录一 总体设计 11.1设计要求 11.2设计原理 1二 详细设计 5 2.1课程设计思路及其步骤5 2.2模块设计5 2.3数字钟电路总图11 参考文献13装订线
3、一 总体设计1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分、校秒；3、调节时间时对应显示位以2Hz频率闪烁；4、时与分显示之间的小数点常亮；5、分与秒显示之间的小数点以1Hz频率闪烁；6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。1.2设计原理1.2.1硬件电路原理图 图1-1 硬件电路原理图1.2.2电源电路 当重新接通电源或计数过程出现误差时都需要对时间进行校正，通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正完成后,再转入正常计时状态即可。电路图如图1-2所
4、示。图12 电源电路图1.2.3振荡电路与分频电路晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD: 24 、QE: 25 、QF: 26 、QG: 27、QH: 28、QI: 29、QJ: 210、QL: 212、QM: 213、QN: 214。此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如图1-3（a）、（b）所示。（a）（b）图13 振荡电路与分频电路图1.2.4显示电路 计数器实现了对时间的累
5、计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。电路如图1-4所示：图14 显示电路原理图1.2.5 CPLD电路原理图此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。电路如图2-5所示：图25 CPLD电路原理图二 详细设计2.1课程设计思路及其步骤 1、按原理图和元件插件图完成电路的焊接； 2、拟定数字钟的组成框图，划分模块。主要的模块
6、有：计数器电路，多路数据选择 器，三、六七八、十译码器的设计，电源电路，振荡电路与分频电路等。 3、对各个单元模块电路进行逐一设计与波形仿真； 4、总体电路设计与仿真； 5、程序下载与调试。2.2模块设计2.2.1设计框图六进制计数三进制计数十进制计数数字时钟总图闪烁控制计数器数据选择器译码器512显示位控制信号时间调节小数点控制按键消抖清零图21 设计框图2.2.2时间计数器电路 利用7493连成一个六进制计数器，仿真正确后命名为cnt6。图22 六进制计数器电路原理图图23 六进制计数器仿真图 利用7493连成一个十进制计数器，仿真正确后命名为cnt10。图2-4 十进制计数器原理图图2-
7、5 十进制计数器仿真图 利用7493连成一个三进制计数器，仿真正确后命名为cnt3。图26 三进制计数器原理图待添加的隐藏文字内容2图2-7 三进制计数器仿真图 将三进制、六进制、十进制计数器连接成计数器电路。图2-8 计数器电路原理图图2-9 计数器仿真图2.2.3数据选择器电路参照数字电路设计讲义，连接数据选择器电路。图2-10 数据选择器电路图图2-11 数据选择器仿真图2.2.4译码器电路参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电路，以控制显示块显示09十个数字。图2-12 译码器电路原理图2.2.5比较器电路图2-13 比较器电路原理图图2-14 比较器电路仿真
8、图2.2.6按键消抖电路64Hz消抖动模块时钟利用两个D触发器连成一个二位移位寄存器，用64Hz频率对key进行采样，依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则保持原结果。功能如下表所示：表 2-1第一D触发器第二D触发器结 果0000/11/0保持111图2-15 按键消抖电路原理图图2-16 按键消抖电路仿真图2.3数字钟电路总图 512Hz显示位控制信号及小数点控制信号 数码管显示控制电路工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。 时间调节 时间调节电路分别对应清零、调节小时、调节分钟。数字钟电路全图图2-17 数字钟电路全图三 总结参考文献1 余孟尝.数字电子技术基础简明教程（第二版）
