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1、毕业设计说明书 题 目 基于FPGA的频率合成器设计 系 别 机械电子工程系 姓 名 学 号 指导教师 20 年 月 日 35频率合成器基于FPGA的直接数字频率合成器的设计frequency synthesizerThe Design Of direct digital frequency synthesizer Based on FPGA专业班级：学生姓名：指导教师：系 别：20 年 月摘 要随着科学技术的发展，频率合成技术已越来越受到广泛的应用，同时各个领域对频率合成技术的要求也越来越高。直接模拟合成技术和锁相环合成技术已不能满足一些领域的要求。DDS（直接数字频率合成）作为一种新的频率
2、合成技术，以其频率转换时间极短、频率分辨率很高、全数字化结构便于集成、输出相位连续等各种优势，已愈来愈受到广大技术人员的亲睐。本文主要研究的是基于FPGA（现场可编程逻辑器件）的DDS设计。借助于硬件描述语言VHDL的强大编程功能和最新的FPGA器件。设计出性能优越和功能更强的频率合成器。本设计的主要部分相位累加器和相位存储器由VHDL语言编程实现。设计中的低通滤波器由可编程模拟器件ispPAC实现。关键词：直接数字频率合成器；现场可编程逻辑器件；硬件描述语言；可编程模拟器件ABSTRACTWith the development of science and technology, the
3、frequency of synthetic technology has become more and more widely applied to the frequency domain, the synthesis of technology is increasingly higher requirements. direct a combination of technical and technological phaselocked loop synthesis could not satisfy the requirements. some of the dds （ dir
4、ect digital frequency synthetic ） as a new frequencies into technology to its frequency conversion such a short period of time, frequency resolution is very high, the digitized structure for integration, such as a continuous output phase, Has been growing by the technical staff of .This article main
5、ly of the study is based on fpga （ the programmable component of the dds ） logic design of hardware. the description of the powerful programming language vhdl functions and latest fpga device. devise performance and functions of the frequency synthesizers. the design of phase accumulators and phase
6、of memory by vhdl language programming. the design of the filter to the programmable component. simulation isppac.Keywords ： direct digital frequency synthesizers ； the programmable logic devices ； hardware describe language ； programmatic impersonation device目 录1 绪论11.1 信号源概述11.2 本文研究意义及主要内容11.3所属领
7、域的发展状况22 直接数字频率合成的基本理论22.1频率合成技术综述22.2 直接数字频率的原理及特点32.2.1 DDS的结构原理32.2.2 DDS特点及优点42.2.3 DDS的杂散分析和抑制方法43 EDA技术与FPGA基础83.1 EDA技术83.2 FPGA结构与设计103.2.1基本结构103.2.2基于EDA工具的设计流程153.3常用EDA工具183.3.1各类EDA工具183.3.2 Quartus II软件简介20Quartus II204 基于FPGA的直接数字频率合成器的实现214.1基于FPGA的直接数字频率合成器的研究意义214.2利用FPGA设计直接数字频率合成
8、器224.3 DDS 的指标优化264.4 仿真与实验结果275 硬件实现295.1 FPGA芯片在系统中的应用295.2选用的FPGA 芯片简介295.3 硬件系统306 结论34致谢35参考文献36附录A ：SOPC/DSP/EDA实验开发系统主板图- 37 -附录B：程序- 38 -1 绪论1.1 信号源概述信号源是指收音头、高频头、录音卡座、录像卡座等器件。信号源是雷达系统的重要组成部分。雷达系统常常要求信号源稳定、可靠、易于实现、具有预失真功能，信号的产生及信号参数的改变简单、灵活。信号发生器又称信号源或振荡器，是用来产生各种电子信号的仪器，在生产实践和科技领域中有着广泛的应用。按波
9、形分类：正弦信号发生器，函数信号发生器，扫频信号发生器 ，脉冲及数字信号发生器 ，调制信号发生器 ，噪声及伪随机信号发生器 ，任意波形发生器。 按基波频率分类 ：超低频信号源 0.00011000Hz ，低频信号源 1Hz200KHz ，视频信号源 10Hz10MHz ，高频信号源 200KHz30MHz ，甚高频信号源 30300MHz ，超高信号源 300MHz以上。1.2 本文研究意义及主要内容直接数字频率合成（DDS）技术，具有频率切换速度快，很容易提高频率分辨率、对硬件要求低、可编程全数字化便于单片集成、有利于降低成本、提高可靠性并便于生产等优点。目前各大芯片制造厂商都相继推出采用先
10、进CMOS工艺生产的高性能和多功能的DDS芯片，专用DDS芯片采用了特定工艺，内部数字信号抖动很小，输出信号的质量高。然而在某些场合，由于专用的DDS芯片的控制方式是固定的，故在工作方式、频率控制等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，它的可重配置性结构能方便的实现各种复杂的调制功能，具有很好的实用性和灵活性。FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现
11、的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。EDA技术与FPGA基础和现代DSP技术基础是其主要内容。1.3所属领域的发展状况直接数字频率合成（DDS）技术是60年代末出现的第三代频率合成技术，以Nyquist时域采样定理为基础，在时域中进行频率合成。DDS具有相对带宽很宽，频率转换时间极短（可小于20ns），频率分辨率可以做到很高（典型值为0.001Hz）等优点；另外，全数字化结构便于集成，输出相位连续，频率、相位、幅度都可以实现程控，通过更换波形数据可以轻易实现任意波形功能，日益成为品率合成领域的主流。2 直接数字频率合成的基本理论2.1频率合成技术综述频率合成器
12、是利用一个或多个标准信号，通过各种技术途径产生大量离散频率信号的设备。直接数字式频率合成(DDS)技术是继直接频率合成和间接频率合成之后，随着数字集成电路和微电子技术的发展而迅速发展起来第三代频率合成技术。它以数字信号处理理论为基础，从信号的幅度相位关系出发进行频率合成，具有极高的频率分辨率、极短的频率转换时间、很宽的相对带宽、频率转换时信号相位连续、任意波形的输出能力及数字调制功能等诸多优点，正广泛地应用于仪器仪表、遥控遥测通信、雷达、电子对抗、导航以及广播电视等各个领域。尤其是在短波跳频通信中，信号在较宽的频带上不断变化，并且要求在很小的频率间隔内快速地切换频率和相位，因此采用DDS技术的
13、本振信号源是较为理想的选择。这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速跳频通信的要求。2.2 直接数字频率的原理及特点2.2.1 DDS的结构原理DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理如图2-1所示。图2-1 DDS的基本电路原理图 相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下
14、继续与频率控制字k相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到DA转换器，DA转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。2.2.2 DDS特点及优点DDS在相
15、对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。优点： 频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；频率切换速度快，可达us量级； 频率切换时相位连续； 可以输出宽带正交信号； 输出相位噪声低，对参考频率源的相位噪声有改善作用；可以产生任意波形； 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD70
16、08，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。2.2.3 DDS的杂散分析和抑制方法DDS杂散特性分析 DDS的数字化处理体现了频率捷变速度快、相位连续、易于编程控制等诸多优异性能，但同时全数字化结构也带来丰富的杂散。DDS的杂散主要来自三个方面：相位截断引入的杂散在DDS中，一般相位累加器的位数N大于ROM的寻址位数P，因此累加器的输出寻址其N一P个低位就必须舍掉，这样就不可避免地产生相位误差，称为相位截断误差，表现在输出频谱上就是杂散分量。因为 DDS输出信号通常是正弦信号，因此它的相位截断具有明显
17、的周期性。这相当于周期性的引入一个截断误差，最终影响就是输出信号带有一定的谐波分量。相位截断并不是每个输出点都产生杂散。它们的大小取决于三个因素：累加器的位数N，寻址位数P，频率控制字FCW。杂散分量分布在基频两边，是DDS杂散的主要来源。存储器的幅度量化误差由于DDS内部波形存储器中存储的正弦幅度值是用二进制表示的，对于越过存储器字长的正弦幅度值必须进行量化处理，这样就引人了量化误差。幅度量化主要有两种方式，即舍入量化和截尾量化，实际中DDS多采用舍入量化方式。一般地，幅度量化引人的杂散水平低于相位截断和 DAC非理想转换特性所引起的杂散水平。DAC转换误差DAC转换带来的杂散主要包括DAC
18、非线性带来的杂散和DAC毛刺引起的杂散。由于DAC非线性的存在，使得查找表所得的幅度序列从DAC的输入到输出要经过一个非线性的过程，加之DDS是一个采样系统，产生的谐波分量会以采样频率为周期搬移。另外，DAC的有限分辨位数，D/A转换过程中的瞬间毛刺，时钟泄露，转换速率受限等，也会在数模转换中产生了大量杂散频率分量。改善DDS杂散的方法全数字结构给DDS带来输出带宽和杂散的不足。目前，降低DDS输出杂散的方法主要有以下几种：采用抖动注入技术由前面的分析可知,相位截断误差给输出信号引入了周期性的杂散,因此设法破坏杂散的周期性及其与信号的相关性,可以有效地抑制相位截断带来的误差。抖动注入技术是基于
19、打破相位截断误差周期性的原理工作的，采用抖动注入后的杂散抑制可达到与增加2bit相位寻址相同的效果。抖动注入采用加入满足一定统计特性的扰动信号来打破误差信号序列周期性，将具有较大幅度的单根杂散信号谱线的功率在较宽的频率范围内进行平均来改善总的信号频谱质量。根据抖动注入的位置不同，可有频率控制字加扰、R0M寻址加扰、幅度加扰，根据抖动注入的误差对象不同，由相位截断误差加扰和幅度量化误差加扰。CEWheatly提出了一种针对相位截断误差的抖动注入方法，在每次累加器溢出时，产生一个随机整数加到累加器上，使相位累加器的溢出随机性的提前，从而打破周期性，抑制了杂散，但增加了背景噪声。ROM幅度表压缩DD
20、S是通过查表将相位转换为幅度值，如果能够将幅度表进行压缩就相当于增加了R0M数据寻址位数，DDS输出频谱将进一步得到改善。各国学者对此进行了研究并提出了各种压缩算法，利用三角函数的恒等变换，将一个大的R0M分成几个小R0M，通过逻辑控制电路实现对sin 的近似。还可以利用弦信号的波形具有四分之一对称性，R0M表中只需存储0，丌2的波形，在电路中利用相位的最高位控制输出波形的符号，次高位控制 R0M表的寻址，对相位和幅度进行适当的翻转便可得到整周期波形，R0M表压缩比4：1。在成功压缩了R0M表的同时也带来了一些缺点，如逻辑控制电路复杂、实时性下降等。PLL+DDS法如前所述，DDS技术具有频率
21、分辨率高，频率捷变速度快，变频相位连续等优点，但带宽和杂波抑制较差，而PLL频率合成技术具有宽带、高频率、频谱质量好，对杂散抑制较强等优点，但其频率捷变速度较慢。所以，在一些信号捷变速度、带宽，频谱质量要求相对折中的电路中，结合PLL频率合成技术与DDS 技术的结合，将是一种解决DDS杂散的理想解决方案。下面重点介绍PLL+DDS法PLL+DDS频率合成原理将DDS技术和PLL频率合成技术结合起来，用一个低频的DDS源激励一个PLL系统，用PLL环路将DDS信号倍频到高频信号，用滤波器滤除DDS输出信号杂波干扰，从而使系统同时具有锁相环技术和DDS技术的优点，使输出的信号满足电路的需要。系统组
22、成如图2-2所示。图2-2 PLL+DDS频率合成原理图PLL+DDS频率合成器中的杂散抑制当DDS源驱动PLL锁相环时，因为PLL锁相环相当于一个高Q值的跟踪滤波器，其带宽一般不大于100KHz，所以DDS中的大部分杂散会被抑制的很好，从而DDS输出信号中的杂散偏离主谱线距离大于锁相环路带宽的杂散不会恶化。在PLL+DDS系统中，应根据DDS的原理选择适当的时钟频率和输出信号频率，使DDS输出信号与边端的杂散处于相对理想状态，从而提高了系统的频谱纯度。PLL+DDS频率合成器的实现PLL+DDS频率合成器的组成如图2-3所示，下面介绍所选用的主要器件：1. DDS部分选用AD公司的AD985
23、2高度集成化芯片,它采用了先进的DDS技术,结合内部高速、高性能D/A 转换器和比较器,形成可编程、可灵活使用的频率合成功能。当提供给AD9852精确的频率时钟源时,AD9852将产生高稳定、可编程频率相幅的正弦波。 AD9852使用先进的CMOS技术,使得提供给这个高性能芯片的工作电压仅为3.3V。2. PLL合成器部分PLL合成器部分采用AD公司的ADF4106，它主要由低噪声数字鉴相器、精确电荷泵、可编程分频器、可编程A、B计数器及双模牵制分频器等部件组成。数字鉴相器用来对R计数器和N计数器的输出相违进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程的延迟单元
24、，用来控制翻转脉冲宽度，这个脉冲保证鉴相器传递函数没有死区，因此降低了相位噪声和引入的杂散。图2-3 PLL+DDS频率合成器的组成图3 EDA技术与FPGA基础3.1 EDA技术 EDA技术的概念: EDA是电子设计自动化(E1echonics Des5p AMtoM60n)的缩写。由于它是一门刚刚发展起来的新技术，涉及面广，内容丰富，理解各异，所以目前尚无一个确切的定义。但从EDA技术的几个主要方面的内容来看，可以理解为：EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发
25、软件，自动完成用软件的方式设计电子系统到硬件系统的一门新技术。可以实现逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化，逻辑布局布线、逻辑仿真。完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片。有专家认为，21世纪将是四A技术的高速发展期，EDA技术将是对21世纪产生重大影响的十大技术之一。EDA技术的基本特征:EDA代表了当今电子设计技术的最新发展方向，利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在汁算机上自动处理完成。设计者采
26、用的设计方法是一种高层次的”自顶向下”的全新设计方法，这种设汁方法首先从系统设计人手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行驶证。然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路(ASIC)。设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次性成功率。将EDA技术与传统电子设计方
27、法进行比较可以看出，传统的数字系统设计只能在电路板上进行设计，是一种搭积木式的方式，使复杂电路的设计、调试十分困难；如果某一过程存在错误查找和修改十分不便；对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差；只有在设计出样机或生产出芯片后才能进行实泅，因而开发产品的周期长。而电子EDA技术则有很大不同，采用可编程器件，通过设计芯片来实现系统功能。采用硬件描述语言作为设计输入和库(LibraIy)的引入，由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分工作故在芯片的设计中进行。由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，有效增强了设
28、计的灵活性，提高了工作效率。并且可减少芯片的数量，缩小系统体积，降低能源消耗，提高了系统的性能和可靠性。能全方位地利用计算机自动设计、仿真和调试。EDA技术的应用:电子EDA技术发展迅猛，逐渐在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。在教学方面：几乎所有理工科(特别是电子信息)类的高校都开设了EDA课程。主要是让学生了解EDA的基本原理和基本概念、鳞握用佃L描述系统逻辑的方法、使用扔A工具进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计，为今后工作打下基础。具有代表性的是全国每两年举办一次大学生电子设计竞赛活动。在科研方面：主要利用电路仿真工具(EwB或PSP
29、ICE、VLOL等)进行电路设计与仿真；利用虚拟仪器进行产品调试；将O)LI)FPGA器件的开发应用到仪器设备中。例如在CDMA无线通信系统中，所有移动手机和无线基站都工作在相同的频谱，为区别不同的呼叫，每个手机有一个唯一的码序列，CDMA基站必须能判别这些不同观点的码序列才能分辨出不同的传呼进程；这一判别是通过匹配滤波器的输出显示在输人数据流中探调到特定的码序列；FPGA能提供良好的滤波器设计，而且能完成DSP高级数据处理功能，因而FPGA在现代通信领域方面获得广泛应用。在产品设计与制造方面：从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的计算
30、机模拟仿真、产品调试，而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。甚至可以说，电子EDA技术已经成为电子工业领域不可缺少的重要技术支持。3.2 FPGA结构与设计3.2.1基本结构如图3-1所示为FPGA的内部结构示意图（由于不同系列的应用场合不同，所以内部结构会有一定的调整），从中可以看出FPGA芯片主要由6部分组成：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。图3-1 FPGA芯片的内部结构每个模块的功能如下：1 可编程输入输出单元（IOB） 可编程输入/输出单元简称I
31、/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，提供输入缓冲、输出驱动、接口电平转换、阻抗匹配以及延迟控制等功能，其一般示意结构如图3-2所示。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FP
32、GA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。图3-2 典型的IOB内部结构示意图为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。2 可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。开关矩阵是高度
33、灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如图3-3所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。 图3-3 典型的CLB结构示意图Slice是Xilinx公司定义的基本逻辑单位，其内部结构如图3-4所示，一个Slice由两个4/6输入的查找表函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提
34、高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器（目前，基于65nm工艺的FPGA一般都采用6输入查找表，可以实现6输入LUT或64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。 图3-4 典型的4输入Slice结构示意图 3 数字时钟管理模块（DCM） 业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖
35、动，并实现过滤功能。4.嵌入块式RAM大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。单片块RAM的
36、容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。5 丰富的布线资源布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片Ba
37、nk间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。6 底层内嵌功能单元内嵌功能模块主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等软处理核（Embeded Processor）。正是由于集成了丰富的内嵌功能单元，从而使得单片FPGA成为了
38、系统级的设计工具，具备了软硬件联合设计的能力，逐步向SOC平台过渡。 DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司生产的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。典型的DLL的结构如图3-5所示。 图3-5 典型的DLL模块示意图7. 内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核（Hard Core），等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯
39、片内部集成了一些专用的硬核。Xilinx的主流芯片都集成了硬核的块RAM、硬核乘加器，在高端产品还集成了Power PC系列CPU，还内嵌了吉比特收发器（MGT）模块。3.2.2基于EDA工具的设计流程一般来说，完整的FPGA设计流程包括电路设计与输人、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置等主要步骤。基于多种EDA工具的FPGA设计相对于一般FPGA设计更为便利，优越性更加突出，日益成为此种设计的主流。仿真工具Modelsim与综合工具FPGA Compiler II及布线工具Foundation Series或Quartus相配合实现FPG
40、A设计流程图如图3-6所示。图3-6 基于多种EDA工具的FPGA设计流程图在设计输入阶段，因Modelsim仅支持VHDL或Verilog HDL，所以在选用多种设计输入工具时，可以使用文本编辑器完成HDL语言的输入，也可以利用相应的工具以图形方式完成输入，但必须能够导出对应的VHDL或Verilog HDL格式。近年来出现的图形化HDL设计工具，可以接收逻辑结构图、状态转换图、数据流图、控制流程图及真值表等输入方式，并通过配置的翻译器将这些图形格式转化为HDL文件，如Mentor Graphics公司的Renoir，Xilinx公司的Foundation Series都带有将状态转换图翻译
41、成HDL文本的设计工具。在这方面，Summit公司（现在已经合并为Innoveda）的图形化界面友好程度较高，且可以导出相应的HDL格式。从图3中可以看到有三处可以由Modelsim进行仿真：第一处是寄存器传输级（RTL）仿真，此级仿真是对设计的语法和基本功能进行验证（不含时序信息）；第二处是针对特定的FPGA厂有技术的仿真，此级伪真是在综合后、实现前而进行的功能级仿真，功能级仿真一般验证综合后是否可以得到设计者所需要的正确功能；第三处仿真是门级仿真，此级仿真是针对门级时序进行的仿真，门级仿真体现出由于布局布线而产生的实际延时。在RTL仿真阶段，应该建立一个测试台。此测试台可以在整个FPGA流
42、程中进行仿真验证（RTL级、功能级、时序门级）。测试台不但提供测试激励与接收响应信息，而且可以测试HDL仿真流程中的关键功能（如运算部件输出值的正确性等）。测试台的产生可以直接使用文本编程得到，也可以使用图形化工具输入，再由软件翻译为HDL格式，例如使用HDL Bencher软件利用其良好的波形输入界面输入测试激励，再由其自动转化为HDL格式而得到。在功能级仿真阶段，一般验证综合后是否仍与RTL级仿真结果相同。在门级仿真阶段，由于已经针对具体的FPGA厂家技术进行了功能级仿真，因此可以通过布局布线得到标准延格式下的时序信息进行门级仿真。Mentor Graphics公司的Modelsim是业界
43、较好的仿真工具，其仿真功能强大，且图形化界面友好，而且具有结构、信号、波形、进程、数据流等窗口。将FPGA设计（以HDL方式）输入后进行编译即可进行前仿真，其最新版本Modelsim SE/Plus 5.5支持VHDL与Verilog HDL混合仿真。在仿真时可以编写HDL激励文件或执行组模式方式。组模式方式类似批处理方式，可以连续执行事先在文件中写好的多个执行命令，这对重新仿真或重复执行多个命令特别有效。由Modelsim进行仿真，需要导出VHDL或Verilog HDL网表。此网表是由针对特定FPGA器件的基本单元组成的。这些基本单元在FPGA厂家提供的厂家库中含有其定义和特性，且厂家一般
44、提供其功能的VHDL或Verilog VDL库。因此，在Modelsim下进行仿真，需要设置厂家库信息。除网表外，还需要布局布线输出的标准延时文件（sdf），将sdf文件加入仿真可以在窗口化界面设置加入，或通过激励指定。如使用Verilog HDL时加入反标语句$sdf_annotate(“”，Top)通过参数路径指定即可。在综合阶段，应利用设计指定的约束文件将RTL级设计功能实现并优化到具有相等功能且具有单元延时（但不含时序信息）的基本器件中，如触发器、逻辑门等，得到的结果是功能独立于FPGA的网表。它不含时序信息，可作为后续的布局布线使用。使用FPGA Compiler II进行综合后可以
45、导出EDIF网络。在实际阶段，主要是利用综合后生成的EDIF网表并基于FPGA内的基本器件进行布局布线。可以利用布线工具Foundation Series选用具体器件（如Virtex系列器件）进行布局布线加以实现，也可以使用布线工具Quartus选用Apex20ke系列器件进行布局布线加以实现，同时输出相应的VHDL或Verilog HDL格式，以便在Modelsim下进行仿真。3.3常用EDA工具3.3.1各类EDA工具EDA工具层出不穷，目前进入我国并具有广泛影响的EDA软件有：EWB、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、S
46、ynopsys、LSIlogic、Cadence、MicroSim等等。这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同时以可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。下面按主要功能或主要应用场合，分为电路设计与仿真工具、PCB设计软件、IC设计软件、PLD设计工具，进行简单介绍。1、 电子电路设计与仿真工具电子电路设计与仿真工具包括EWB；Matlab；SPICE/PSPICE；SystemView；MMICAD等。下面简单介绍前二个软件。（1）EWB(Electronic Workbench)软件是Interactive ImageT
47、echnologies Ltd 在20世纪90年代初推出的电路仿真软件。目前普遍使用的是EWB5.2，相对于其它EDA软件，它是较小巧的软件（只有16M）。但它对模数电路的混合仿真功能却十分强大，几乎100%地仿真出真实电路的结果，并且它在桌面上提供了万用表、示波器、信号发生器、扫频仪、逻辑分析仪、数字信号发生器、逻辑转换器和电压表、电流表等仪器仪表。它的界面直观，易学易用。它的很多功能模仿了SPICE的设计，但分析功能比PSPICE稍少一些。（2）MATLAB产品族它们的一大特性是有众多的面向具体应用的工具箱和仿真块，包含了完整的函数集用来对图像信号处理、控制系统设计、神经网络等特殊应用进行分析和设计。它具有数据采集、报告生成和MATLAB语言编程产生独立C/C+代码等功能。MATLAB产品族具有下列功能：数据分析；数值和符号计算；工程与科学绘图；控制系统设计；数字图像信号处理；财务工程；建模、仿
