《单译码双译码》PPT课件.ppt
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1、04/13/2007,人民邮电出版社,第6章 存储器的工作原理,04/13/2007,人民邮电出版社,存储器是用来存储程序和数据的,这些程序和数据统称为信息。目前,人类已经进入信息社会,如何得到、保存和使用信息非常重要。微型计算机的存储器可以分为两大类,即内存储器和外存储器。内存储器也称为主存,通过系统总线与CPU相连,用来存放正在执行的程序和处理的数据;外存储器需要通过专门的接口电路与主机相连,用来存放暂时不执行的程序和不处理的数据。存储器是计算机中的一类重要部件,实质上是一种记忆单元。可以将它看成由数以千万计的寄存器组成。每一个寄存器即存储器的一个单元,能存放一串二进制信息,一个单元称为存
2、储器的一个字。下面将详细地认识存储器。,第6章 存储器的工作原理,04/13/2007,人民邮电出版社,认识各种存储器 掌握内存储器的工作原理和地址译码 掌握存储器的组成方式和存储器的三级结构 掌握存储器的读周期和写周期对时序的要求 掌握存储器的分段管理 掌握存储器的分页管理,【学习目标】,04/13/2007,人民邮电出版社,6.1 存储器,构成存储器的材料主要有半导体与磁介质两种。半导体存储器又有双极型与MOS型两种类型。双极型半导体存储器的速度比MOS型半导体存储器快,而MOS型半导体存储器比双极型半导体存储器容量要大。磁介质存储器有很大的容量,但它的速度慢,常见的磁介质存储器有磁盘、磁
3、带等。最近,激光光盘存储器(DVD)开始应用,普通的VCD的存储容量可达到650MB大小,而DVD则可以达到10GB。,04/13/2007,人民邮电出版社,1内存储器与外存储器,通常将存储器划分为以下两种基本类型。内存储器:是计算机必不可缺少的组成部分,它用于存放正在被CPU使用的程序和数据。在计算机工作过程中,CPU不断地访问内存储器。外存储器:不直接参与计算机的运算,它用于存放CPU当前不使用的程序和数据,外存储器只能通过内存储器向CPU提供程序和数据。通常外存储器的容量远远大于内存储器。外存储器中的信息可以长期保存,不因存储器断电而丢失。,04/13/2007,人民邮电出版社,2可读写
4、存储器与只读存储器,在计算机工作过程中,即能读又能写的存储器叫做可读写存储器;只能读不能写的存储器叫做只读存储器,即ROM(Read Only Memory)。可读写存储器又称为随机存储器,即RAM(Random Access Memory)。通常,计算机的内存储器由RAM和ROM两部分组成。ROM中的程序和数据是事先存入的,在工作过程中不能改变,这种事先存入的信息不因断电而丢失,因此ROM常用来存放计算机监控程序、基本输入/输出程序等系统程序和数据。RAM中的信息断电就会消失,因此它主要用来存放应用程序和数据。最新的PDR内存条如图6-1所示:,图6-1 最新的DDR内存条,04/13/20
5、07,人民邮电出版社,3对存储器的访问,把对存储器的读/写操作称为访问。对ROM和RAM的访问都可以按地址直接进行,而和访问顺序的先后无关,即访问是随机的。和随机存取相对应的是按顺序存取。顺序存取有两种方式。一种是按先进先出的次序进行存取的。读信息的次序与写入时的次序相同,这种存储器称为排队存储器。一种是按后进先出的次序进行存取的。读信息的次序与写入时的次序正好相反,这种存储器称为堆栈存储器。,04/13/2007,人民邮电出版社,4常用外存储器,图6-4 硬磁盘存储器(简称硬盘),图6-2 CD-ROM光盘存储器,图6-3 高速CF卡,04/13/2007,人民邮电出版社,6.2 内存储器的
6、工作原理与地址译码,内存储器按照其工作原理可分为:静态存储器;动态存储器。二者的工作原理不相同,外围电路的结构也不相同,本节将分别进行介绍。根据存储单元的多少和组成模式,可以有两种译码方式,这也是存储器的内部结构的一部分。,04/13/2007,人民邮电出版社,1内存储器的工作原理,(1)静态存储器 静态存储单元是一个双稳态触发器,每个触发器可以储存一个二进制位,两个稳态分别用0或1表示。静态RAM的基本存储电路通常由6个MOS管组成,如图6-5所示是一个六管静态RAM存储电路的内部组成。,图6-5 六管静态存储单元,04/13/2007,人民邮电出版社,(2)动态存储器 动态存储器把信息存放
7、在场效应管(三极管)的结电容上,结电容上有电荷与无电荷两种状态分别用1或0表示。由于结电容的内部漏电效应,结电容上的信息会随时间逐渐消失。器件一旦做成,信息消失所需的时间也就确定了。只要在适当的时间间隔内对结电容信息进行重写,就能长期保持结电容信息有效,这个过程称为动态存储器的刷新。刷新操作实际上就是把存储器的内容读出、再放大。由于不作信息转移,这个过程所需的时间远远小于系统总线周期,而且功耗很低。现代存储器芯片本身带有片内自动刷新电路,每次以数百个单元同时刷新。使用这类芯片时无需考虑刷新问题,与静态存储器的用法一样简单。,04/13/2007,人民邮电出版社,动态存储单元有四管、三管和单管等
8、类型。现在以四管动态存储单元说明其存储原理。如图6-6所示是四管动态存储单元的结构示意图。,图6-6 四管动态存储单元,04/13/2007,人民邮电出版社,地址译码有两种结构。单译码结构,或称字结构,适用于小容量的存储器。双译码结构,或称复合译码结构,适用于大容量的存储器。下面分别介绍这两种译码方式。,2地址译码,04/13/2007,人民邮电出版社,(1)单译码结构 如图6-7(下页)所示的是一种单译码结构的存储器,它是一个16字8位的存储器,共有128个基本电路。在该电路中,使用字线选择某个字的所有位。在存储器中,把128个基本电路排成16行8列,每一行对应一个字,每一列对应其中的一位。
9、所以,每一行(8个基本电路)的选择线是公共的;每一列(16个电路)的数据线也是公共的。存储电路可采用上述的六管静态存储电路或四管动态存储电路。数据线通过读/写控制电路与数据输入(即写入)端或数据输出(即读出)端相连,根据读/写控制信号,对被选中的单元进行读出或写入操作。存储器包含16个字,而地址译码器有4根输入线A0、A1、A2、A3,可以给出24=16个状态,分别控制16个字选择线。若地址信号为0000,则选中第一条字线;若为1111,则选中第16条字线。,04/13/2007,人民邮电出版社,图6-7 单译码结构存储器,04/13/2007,人民邮电出版社,(2)双译码结构 采用双译码结构
10、可以减少选择线的数目。在双译码结构中,地址译码器分成两个。若每一个有N/2个输入端,可以有2N/2个输出状态,地址译码器就共有2 N/2+2 N/2=2 N个输出状态,而译码器输出线却只需要2N/2+2N/2=2N根。若N=10,双译码器的输出状态为210=1024个,而译码线只需2*32=64根,但在单译码结构中却需要1024根选择线。双译码结构的电路如图6-8所示。其中的存储器电路可采用六管静态存储电路或四管动态存储电路。,04/13/2007,人民邮电出版社,图6-8 双译码结构存储器,04/13/2007,人民邮电出版社,1024个字排成3232的矩阵,需要10根地址线A0A9。将这1
11、0根地址线分为两组,A0A4输入至X译码器,它输出32条选择线分别选择132行;A5A9输入至Y译码器,它也输出32条选择线,分别选择132列控制线的位线控制门。若输入地址为0000000000,X方向由A0A4译码选中了第一行,则X0为高电平,可以控制(0,1)、(0,2)、(0,31),32个存储电路分别与各自的位线相连,但能否与输入/输出线相连,还要受各列的位线控制门控制。在A5A9全为0时,Y0输出为1,选中第一列,第一列的位线控制门打开。故双向译码的结果选中了(0,0)这一电路。要点提示:在双译码结构中,一条X方向的选择线要控制挂在其上的所有存储电路(如在10241中要控制32个电路
12、),故其要带的电容负载很大,因此译码输出需要经过驱动器。,04/13/2007,人民邮电出版社,6.3 微型计算机内存储器的组成,内存储器要与CPU进行数据通信,其存储结构必须满足CPU对不同字节访问的要求,同时还要提高CPU对数据和程序的访问速度。系统中设置了三级内存结构。132位存储器的组成与多字节访问 由于32位存储器要保持与8086等微处理器兼容,这就要求在进行存储器系统的设计时必须满足对单字节、双字节、4字节及8字节(即8位、16位、32位及64位)等不同数据的访问。以80486为例:一般设计时,单字节数据(8位)的地址可以是任意地址(即奇地址或偶地址);双字节数据(16位)常以偶地
13、址作为低8位数据地址,也就是该16位数据的地址;4字节数据(32位)常以低2位的地址作为低8位数据地址,也就是该32位数据的地址。为了实现对8位、16位和32位数据的访问,80486微处理器设有4个引脚,以控制对不同数据的访问。由CPU根据指令的类型产生,即指令为8位、16位还是32位。,04/13/2007,人民邮电出版社,在8位/16位数据传送中,当微处理器写入高字节或高16位数据时,该数据将在低字节或低16位线上重复输出。其目的是为了加快数据传送的速度。但是,是否能够写入低字节或低16位单元,则由相应的决定。80486微处理器设有32位地址,直接输出A31A2,低2位(A1A0)由内部编
14、码产生,以选择不同的字节。这样,在进行存储器设计时通常把主存储器设计为4个存储体,分别存放32位数据的不同字节,每个存储体的8位数据依次并行连接到系统数据线D31D0上。每个存储体的15位地址A14A0接CPU的地址线A16A2,片选信号由高位地址的译码结果和相与后产生。一旦地址确定,A31A2确定4个存储体中的相同地址单元,决定某一个或某几个字节单元被选中,然后可以对选中的单元同时进行读/写操作。,04/13/2007,人民邮电出版社,每一个存储体的8位数据线并行连接到外部数据总线D31D0的某连续8条上,可以方便地实现32位数据的读/写操作。但是对于8位/16位存储体读写时,或者对8位/1
15、6位I/O端口读写时,上述的连接方式难以实现连续地址的读写。因为存储器内部是32位数据总线,而外部是8位/16位数据总线。例如,在连接外部8位I/O端口时,若直接使用A15A2寻址,这样各端口地址相差4,而且不连续,势必造成会地址空间的浪费。如果外部I/O端口不多,则这种方式简单可行;当外部I/O端口较多时,会出现地址不够用的情况,其主要原因是忽略了低位地址A1A0。为了使外部地址端口连续,一方面需要使用,另一方面需要在内部32位数据总线与外部8位数据总线之间增加转换控制电路。,04/13/2007,人民邮电出版社,2内存储器的多级结构在计算机系统中,CPU不能直接到外存中读取信息,只能到内存
16、中去取,而内、外存之间可以相互传递信息和数据。也就是说,要等到将信息从磁盘(外存)值送到内存中以后,CPU才能将其调入进行处理;然后再通过内存转放回外存。但是,由于受到元器件物理机制上的限制,内外存之间的信息传送速度很慢,不足以满足CPU处理数据的速度。为解决这个问题,提高系统的并行性和利用率,消除数据在传递中的速度差,在系统中设置了多级存储器结构。其应用是建立在程序运行的局部性原理之上的。,04/13/2007,人民邮电出版社,要点提示:程序运行的局部性原理有下面几个方面。(1)时间方面:在一小段时间内,最近被访问过的程序和数据很可能再次被访问。(2)空间方面:最近被访问过的程序和数据往往集
17、中在一小片存储区域中。(3)指令执行顺序方面:指令顺序执行比转移执行的可能性要大。,04/13/2007,人民邮电出版社,目前SRAM的速度高于DRAM,但是由于SRAM电路复杂,相对集成度没有DRAM高,且价格较高,因此,全部使用SRAM作为主存储器,势必会降低系统的性价比。另一方面,CPU直接在一个大容量的主存储器中运行程序和处理数据时,也会因为长地址译码和大功率驱动而影响使用效果。因此,近年来人们把Cache技术引入微型计算机。也就是说,主存由大容量的DRAM芯片构成,在主存与CPU之间使用一个由SRAM构成的容量较小的高速缓冲存储器,于是形成了如图6-9所示的多级存储结构。,04/13
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