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1、1,第2章 集成电路中的晶体管及其寄生效应,2.1 集成电路中的双极晶体管模型 2.2 集成双极晶体管的有源寄生效应2.3 集成双极晶体管的无源寄生效应 2.4 集成电路中的PNP管 2.5 集成二极管 2.6 肖特基势垒二极管(SBD)和肖特基箝位晶体管(SCT)2.7 MOS集成电路中的有源寄生效应2.8 集成电路中的MOS晶体管模型,2,2.1 BJT的模型,器件模型把器件的物理参数与器件的端特性相联系数学描述,设计器件,设计电路,BJT模型分类,模型的精度和复杂度,直流模型（大信号）交流模型（小信号）瞬态模型（突变信号）EM模型（Ebers-Moll model)GP模型（Cummel
2、Poon model）电荷控制模型,3,p-n结二极管的分析和模拟是双极结型晶体管（BJT）原理和模拟的基础。BJT是由两个背靠背的p-n结，并由一个半导体簿区串联而成的。虽然分立的二极管没有放大作用，但是当它们由一个纯的单晶，结构完整的半导体簿区耦合起来时，这种器件就变成了有源器件，并具有好的功率增益。在发射结处于正向偏压（低阻抗），而集电极处于反向偏压（高阻抗）下，由发射结注入的少子电流几乎全部输运到集电结，使器件具有放大作用。当器件状态处于有源区时，就有功率增益。,NPN双极型晶体管示意图,4,NPN BJT是两个半导体晶体的n型区由中间的p型区耦合起来的；而PNP BJT是两个p型区由
3、中间的n型区耦合起来的。实际上，所有三个区域都是半导体单晶的一部分。在这种器件中，电流的描述涉及空穴和电子的运动，所以称作为双极型晶体管。,5,Ebers and Moll 晶体管方程,为了更容易地分析含有BJT的电子电路，通常将BJT模拟为二端电路元件。用二个电流和二个电压足以能分析BJT的工作原理，这里将BJT模拟为黑匣子（black box）。NPN晶体管的共基极连接如图所示，图中表示输入电流IE和电压VBE，以及输出电流IC和电压VBC。BJT可以看作二个耦合的二极管，其电流-电压方程与二极管的电流-电压方程相类似。事实上，这些方程可为：,NPN晶体管的共基极连接，晶体管表示黑匣子,式
4、中Aij为晶体管内部设计系数（耦合系数）。这里输入电流IE和输出电流IC用输入电压VBE和输出电压VBC表征。,6,加上Kirchoff定律规定的二个方程：构成四个方程。假如Aij确定的话，四个方程中还有6个未知的电流和电压参数。如果给出二个电流或电压值，其它四个电流与电压值就可确定。这四个公式对于晶体管模拟是非常有用的，尤其是在计算机辅助电路分析中，而且并不仅仅限制在低水平注入条件。这些方程通常称为Ebers-Moll方程。,7,EM模型（Ebers and Moll，1954）最简单的模型,1、基本模型,由两个背靠背的二极管和两个电流源组成假设正反向电流相互独立，在大注入时不适用,模型参数
5、：IFO，IRO,四个参数中只有三个是独立变量,8,2、改进的EM模型,计入了串联电阻、耗尽电容、并用电流源描述early效应,9,10,11,2.2 集成双极晶体管的有源寄生效应,双极型逻辑IC中，广泛使用的有源器件是NPN管，二极管可利用不同的晶体管或单独的pn结制得，设计时要考虑：芯片利用率和寄生效应。有源寄生效应影响集成电路的直流特性和瞬态特性，是极其有害的；而无源寄生仅影响电路的瞬态特性。,12,分离双极型NPN晶体管（BJT）的结构,双极晶体管包括NPN管和PNP管，而集成双极晶体管是以NPN管为主。,13,集成电路中的元件都做在同一衬底上，因此，其结构与分离器件有很大的不同。所谓
6、理想本征集成双极型晶体管，是指在对其进行分析时，不考虑寄生效应。,实际IC中的晶体管结构，具有系列多维效应。但在近似分析其直流特性时，可简化为一维结构。,14,集成NPN的结构与寄生效应,为了在一个基片上制造出多个器件，必须采用隔离措施，pn结隔离是一种常用的工艺。在pn结隔离工艺中，典型NPN集成晶体管的结构是四层三结构，即NPN管的高浓度n型扩散发射区-NPN管的p型扩散基区-n型外延层（NPN管的集电区）-p型衬底四层，以及四层之间的三个pn结这样的工艺结构。,15,图2.1 NPN晶体管的结构示意图,16,由于存在寄生PNP晶体管，因此与分立晶体管有很大的差别。实际的集成电路中，衬底始
7、终结最负电位，以保证各隔离岛之间的电绝缘，所以寄生PNP不会严重影响集成电路的正常工作。模拟IC中，NPN:截止区和正向工作区寄生PNP发射结是反偏的；数字IC中，NPN:饱和或反向工作状态寄生PNP处于正向工作区。所以对数字集成电路来说，减小寄生PNP管的影响显得特别重要。,17,18,pn结隔离,pn结隔离是利用反向pn结的大电阻特性实现集成电路中各元器件间电性隔离方法。常规pn结隔离在工艺上是通过隔离扩散扩穿外延层而与p衬底连通上实现的，（或称各隔离墙均有效）；应该强调的是，采用常规pn结隔离工艺制造的集成电路在使用时必须在电性能给予保证，即p衬底连接电路最低电位（保证隔离pn结二极管处
8、于反向偏置）。,19,集成NPN管的有源寄生效应,四层三结结构：典型集成晶体管的四层三结结构-指NPN管的高浓度n型扩散发射区N+-NPN管的p型扩散基区-n型外延层（NPN管的集电区）nepi（epitaxial 外延的）-p型衬底四层p-Si，以及四层之间的三个pn结这样的工艺结构EB（EmitterBase）结、BC（Base-Collector）结、CS结（Collector-Substrate）。寄生PNP管处于放大区的三个条件：(1)EB结正偏（即NPN管的BC 结正偏）(2)BC结反偏（即NPN管的CS 结反偏）(3)具有一定的电流放大能力（一般 pnp=13）其中，条件(2)永
9、远成立，因为pn结隔离就是要求衬底P+隔离环接到最低电位。条件(3)一般也很容易达到。条件(1)能否满足则取决于NPN管的工作状态。,20,NPN管工作于截止区VBC(npn)0 VBC(pnp)0,寄生PNP 管截止,NPN管工作于放大区VBE(npn)0VBC(npn)0 VBC(pnp)0,寄生PNP管截止,21,NPN管工作于饱和区VBE(npn)0VBC(npn)0 VEB(pnp)0VCS(npn)0 VBC(pnp)0,寄生PNP管处于 放大区,NPN管工作于反向工作区VBE(npn)0 VEB(pnp)0VCS(npn)0 VBC(pnp)0,寄生PNP管处于放大区,22,抑制
10、有源寄生效应的措施：（1）在NPN集电区下加设n+埋层，埋层的作用有两个，其一，埋层的下反扩散导致增加寄生PNP管的基区宽度，使非平衡少数载流子在基区的复合电流增加，降低基区电流放大系数pnp；其二，埋层的n+上反扩散导致寄生 PNP管基区掺杂浓度增大，基区方块电阻减小，由晶体管原理可知，这将导致发射效率下降从而使寄生 PNP管电流放大系数降低，还可降低rcs。综上所述，各作用的结果使寄生PNP管的电流放大系数降至0.01以下，则有源寄生转变为无源寄生，仅体现为势垒电容的性质。,23,（2）可采用外延层掺金工艺，引入深能级杂质，降低少子寿命，从而降低。掺金工艺是在NPN管集电区掺金（相当于在P
11、NP管基区掺金）。掺金的作用，使PNP管基区中高复合中心数增加，少数载流子在基区复合加剧，由于非平衡少数载流子不可能到达集电区从而使寄生PNP管电流放大系数大大降低。（3）还应注意，NPN管基区侧壁到P+隔离环之间也会形成横向PNP管，必须使NPN管基区外侧和隔离框保持足够距离。,24,2-3,25,集成双极晶体管的无源寄生效应,电荷存储效应,无源寄生效应,欧姆体电阻,26,集成电路中的无源寄生将影响集成电路的瞬态特性，而无源寄生元件主要是寄生结电容。pn结电容的大小与结的结构和所处的状态有关，即与pn结上所加的偏压有关；与pn结的面积有关，在pn结的面积计算时，注意其侧面积为四分之一圆柱面积
12、，这是由于扩散形成电性区时存在横向扩散所致；且与pn结面是侧面还是底面有关。因此，在考虑计算寄生结电容时，必须和pn 结的实际结构结合起来，还必须和pn 结在某个瞬态过程中实际电性状态变化结合起来。,27,28,采用磷穿透工艺可进一步降低 rcs,2-6,29,介质隔离-使用绝缘介质取代反向pn结，实现集成电路中各元器件间电性隔离方法。等平面隔离工艺是一种混合隔离工艺，在实现集成电路中各元器件间电性隔离时，既使用了反向pn结的大电阻特性，又使用了绝缘介质电性绝缘性质的方法。,30,采用等平面隔离技术的NPN晶体管的截面图,31,U型槽隔离,32,2.4 集成电路中的PNP管 横向PNP管、纵向
13、PNP管的结构与特点 由于模拟集成电路中要应用NPN-PNP互补设计以及某些偏置电路极性的要求，需要引入PNP结构的晶体管。图A 示出集成电路中的两种PNP型管。其中，横向PNP管广泛应用于有源负载、电平位移等电路中。它的制作可与普通的 NPN管同时进行，不需附加工序。采用等平面隔离工艺的横向 PNP管的基本图形和结构如图6-1所示，其中心 p型发射区和外围 p型区是与普通NPN管基区淡硼扩散同时完成的，而基区即为外延层。在横向PNP管中，发射区注入的少子（空穴）在基区中流动的方向与衬底平行，故称为横向 PNP管。,33,图A 集成电路中的PNP型晶体管,34,横向PNP管 Lateral P
14、NP transistor,小 BVEBO高频率响应差临界电流小,35,74,36,+,-,37,38,公共的集电极CC,公共的发射极EC,公共的基极BC,39,横向PNP晶体管的主要特点：BVEBO高，主要是由于xjc深，epi高之故。电流放大系数小，主要原因：由于工艺限制，基区宽度不可能太小；纵向寄生PNP管将分掉部分的发射区注入电流，只有侧壁注入的载流子才对横向PNP管的 有贡献。基区均匀掺杂，无内建加速电场，主要是扩散运动。表面迁移率低于体内迁移率。基区的表面复合作用。,40,频率响应差 平均有效基区宽度大，基区渡越时间长。空穴的扩散系数仅为电子的1/3。发生大注入时的临界电流小 横向
15、PNP的基区宽度大，外延层Nepi低，空穴扩散系数低。击穿电压主要取决于CE之间的穿通。提高击穿电压与增大电流增益是矛盾的。,41,42,公共的基极BC,43,复合管电路,1 2,复合NPN型,复合PNP型,44,复合管电路,1 2,晶体管的类型由复合管中的第一支管子决定。,复合NPN型,复合PNP型,45,复合管电路,（1）图（a）（d）中T1 管的IC1 均为1IB1，方向：图（a）、（b）电路自上而下，（c）、（d）电路自下而上。图（a）（d）中T2 管的电流IC2为12 IB1，方向：（a）、（b）电路由上向下，（c）、（d）电路从下向上。（2）复合管类型由第一管决定，（a）、（b）为
16、NPN 型，（c）、（d）为PNP 型。（3）值均为12，,几个晶体管复合能增大电流放大系数，用在电压放大级能增大电压放大倍数，用在输出级能增大电路的负载能力。,46,衬底PNP管Substrate PNP transistor(纵向PNP管)纵向PNP管其结构如图2.18所示。它以P型衬底作集电区，集电极从浓硼隔离槽引出。N型外延层作基区，用硼扩散作发射区。由于其集电极与衬底相通，在电路中总是接在最低电位处，这使它的使用场合受到了限制，在运放中通常只能作为输出级或输出缓冲级使用。,47,图2.18 纵向PNP管（衬底PNP晶体管）,48,衬底 PNP,此图有误，不应有埋层,49,纵向PNP管
17、主要特点：纵向PNP管的C区为整个电路的公共衬底，直接最负电位，交流接地。使用范围有限，只能用作集电极接最负电位的射极跟随器。晶体管作用发生在纵向，各结面较平坦，发射区面积可以做得较大，工作电流比横向PNP大。因为衬底作集电区，所以不存在有源寄生效应，故可以不用埋层。,50,外延层作基区，基区宽度较大，且硼扩散p型发射区的方块电阻较大，因此基区输运系数和发射效率较低，电流增益较低。由于一般外延层电阻率epi较大，使基区串联电阻较大。可采取E、B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑制趋边效应，改善电流特性；E、B短接还有助于减少表面复合的影响，提高电流增益。,51,提高衬底PN
18、P管电流增益的措施 降低基区材料的缺陷，减少复合中心数目，提高基区少子 寿命。适当减薄基区宽度，采用薄外延材料。但同时应注意，一 般衬底PNP管与普通的NPN管做在同一芯片上，PNP基区对应NPN管的集电区，外延过薄，将导致NPN管集电区在较低反向集电结偏压下完全耗尽而穿通。适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以 提高发射结注入效率。在衬底和外延层之间加p+埋层，形成少子加速场，增加 值。注意在纵向PNP管中不能加n+埋层，这样将形成少子 减速场，降低值。,52,2.4.3 自由集电极纵向PNP管,53,2.5 集成二极管 在IC中，集成二极管的结构除单独的BC结外，通常由晶体管的
19、不同连接方式而构成多种形式，并不增加IC工序，而且可以使二极管的特性多样化，以满足不同电路的需要。集成二极管可采用的几种常见版图结构，即基极集电极短路二极管结构、集电极发射极短路二极管结构、基极发射极短路二极管结构、集电极悬空二极管结构、发射极悬空二极管结构和单独二极管结构,54,表2.2 六种集成二极管的特性比较,55,2.5.2 集成齐纳二极管和次表面齐纳管,56,57,2.6 肖特基势垒二极管（SBD Schottky-Barrier-Diode)和肖特基箝位晶体管（SCT Schottky clamp transistor）,58,肖特基势垒 Schottkybarrier,金属和半导
20、体接触，也和PN结一样在接触处的半导体表面层内，自然地形成了由半导体中的杂质离子组成的空间电荷层或耗尽层。其中存在的电子或空穴的势垒，叫做肖特基势垒。以金属与N型硅接触为例。N型硅的功函数一般比金属的功函数小。金属与N型硅接触时，电子由硅流入金属，在硅表面层内出现由带正电的杂质离子组成的空间电荷层。其中存在由硅指向金属的电场及电子势垒。在平衡时，势垒高度大到足以阻止电子进一步流向金属，也就是说，越过势垒流入金属的电子流与由金属流入半导体的电子流相等。这个势垒就是肖特基势垒。,59,肖特基势垒和PN结势垒样，也具有随外加电压改变的势垒电容及整流作用。加上正向电压(金属接正)时，耗尽层中电场减小，
21、势垒降低，结果出现了由硅流向金属的净电子流。外加电压反向时，耗尽层中的电场及势垒高度和宽度增加，结果出现了由金属流向硅的很小的电子流。所以，肖特基势垒具有整流作用。若硅掺杂很重，则势垒很薄，通过接触的电流主要是隧道电流。这时接触没有整流作用。通过接触的电流基本上是多数载流子电流。但是，如果势垒很高，则势垒层中可能有较大的空穴密度。在正向时，可能有空穴由势垒层扩散注入内部中性N区，成为储存电荷。适当增大半导体的掺杂浓度，选用势垒高度小的金属半导体接触，可减小少数载流子注入现象。,60,PN结导通时，都是少子注入 积累扩散形成电流，是一种电荷存贮效应，严重影响了PN结的高频特性。SBD导通时，主要
22、靠半导体多子，是多子器件，高频特性好。对于相同的势垒高度，SBD的JSD（扩散理论饱和电流密度）或JST（热电子发射理论饱和电流密度）要比PN结的反向饱和电流密度JS大得多，即：对于相同的正向电流，SBD的正向导通压降较低，一般Si为0.3V，Ge为 0.2V。,SBD与PN结二极管的比较,61,根据M-S接触理论，理想情况下 WMWS，金属与n型半导体接触形成阻挡层。WMWS，金属与p型半导体接触形成反阻挡层。,M-S整流接触与欧姆接触的区别,62,但实际情况，由于Si，Ge，GaAs等常用半导体材料都有很高的表面态密度，不管n型还是p型都形成阻挡层。所以，实际的欧姆接触是利用隧道效应制成的
23、。对半导体进行重掺杂，势垒宽度很薄，载流子可以通过隧穿效应贯穿势垒形成大的隧道电流，当其超过热电子发射电流成为主导时，接触电阻很小 欧姆接触。,63,SBD在TTL中起到的嵌位作用,肖特基势垒二极管（SBD）具有可用于改善集成电路三个特点，即正向压降低、开关时间短和反向击穿电压高。由于TTL集成电路在提高电路速度时存在矛盾，即要想减少电路导通延迟时间，可以通过加大输出管的基极驱动电流来实现，这势必使输出管在电路导通态的饱和深度增加，输出管的基区和集电区的超量存储电荷增加，在电路截止是加大了截止延迟时间；肖特基势垒二极管与可能饱和的晶体管集电结正向并接，由于SBD正向压降低的特点，是晶体管的饱和
24、深度不能太深，从而有效的提高了电路速度。,64,一般采用PtSi-Ti/W-Al多层金属薄膜系统。其中：Pt-Si构成SBD Ti/W阻止Al与Si相互扩散 Ti(10%)改善了金属对SiO2的粘附性和抗腐蚀性。,SBD的金属化系统,65,66,2.6.2 肖特基箝位晶体管,67,PtSi,68,69,2.6.3 SBD和SCT的设计,70,BJT的特点,优点,垂直结构,与输运时间相关的尺寸由工艺参数决定，与光刻尺寸关系不大,易于获得高fT,高速应用,整个发射上有电流流过,可获得单位面积的大输出电流,易于获得大电流,大功率应用,开态电压VBE与尺寸、工艺无关,片间涨落小，可获得小的电压摆幅,易
25、于小信号应用,模拟电路,71,输入电容由扩散电容决定,随工作电流的减小而减小,可同时在大或小的电流下工作而无需调整输入电容,输入电压直接控制提供输出电流的载流子密度,高跨导,72,缺点：,存在直流输入电流，基极电流,功耗大,饱和区中存储电荷上升,开关速度慢,开态电压无法成为设计参数,设计BJT的关键：获得尽可能大的IC和尽可能小的IB,73,2.7 MOS集成电路中的有源寄生效应,2.7.1 场区寄生MOSFET 由图可见，当互连铝线跨过场氧区B、C两个扩散区时，如果互连铝线电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。
26、,74,在硅栅MOS电路中，若多晶硅连线设计不当，或由于光刻对准偏差，使多晶硅跨接两个扩散区，而形成以扩散区为源、漏，以多晶硅为栅的另一种场区寄生MOSFET，如图2.26所示。由于铝线下的场氧化层要比多晶硅下的场氧化层厚(因为在多晶硅光刻后还要生长一层氧化层)，所以以多晶硅为栅的场区寄生MOSFET更不能忽视。,图2.26,75,预防措施：（1）增厚场氧厚度tOX，使VTF，但需要增长场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。采用等平面工艺可以改善这些影响。（2）对场区进行同型注入，提高衬底浓 度，使VTF。但注意注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的下降。,
27、76,2.7.2 寄生双极型晶体管,77,2.7.3 寄生PNPN效应 闩锁（Latch-up）效应,寄生PNPN效应又称 闩锁（Latch-up）效应或寄生可控硅（SCR）效应。补充：什么是晶闸管晶体闸流管（Thyristor），别名：可控硅整流器（Silicon Controlled RectifierSCR）,78,1956年美国贝尔实验室（Bell Lab）发明了晶闸管1957年美国通用电气公司（GE）开发出第一只晶闸管产品1958年商业化开辟了电力电子技术迅速发展和广泛应用的崭新时代，它的出现使半导体器件由弱电领域扩展到强电领域。20世纪80年代以来，开始被性能更好的全控型器件取代能
28、承受的电压和电流容量最高，工作可靠，在大容量的场合具有重要地位晶闸管往往专指晶闸管的一种基本类型普通晶闸管广义上讲，晶闸管还包括其许多类型的派生器件,79,SCR的,特点：体积小、重量轻、无噪声、寿命长、容量大（正向平均电流达千安、正向耐压达数千伏）。,应用领域：,整流（交流 直流）,逆变（直流 交流）,变频（交流 交流）,斩波（直流 直流）,此外还可作无触点开关等。,80,晶闸管电压、电流级别,额定通态电流（ITAV）通用系列为,1、5、10、20、30、50、100、200、300、400500、600、800、1000A 等14种规格。,额定电压（UDRM）通用系列为：,1000V以下的
29、每100V为一级，1000V到3000V的每200V 为一级。,通态平均电压（UTAV）等级一般用A I字母表示，由 0.4 1.2V每 0.1V 为一级。,81,晶闸管的外形结构,外形有螺栓型和平板型两种封装引出阳极A、阴极K和门极（控制端）G三个联接端对于螺栓型封装，通常螺栓是其阳极，能与散热器紧密联接且安装方便平板型封装的晶闸管可由两个散热器将其夹在中间 晶闸管的外形、结构和电气图形符号a)外形 b)结构 c)电气图形符号,82,SCR 工作原理,SCR 结构,A（阳极）,P1,P2,N1,N2,K（阴极）,G（控制极/门极）,83,符号,A,K,G,工作原理,示意图,84,ig,ig,
30、等效为由二个三极管组成,85,1.UAK 0、UGK0时,T1导通,ig=ib1,ic1=ig=ib2,ic2=ib2=ig=ib1,T2 导通,形成正反馈,晶闸管迅速导通,T1 进一步导通,2.晶闸管导通后，去掉UGK,依靠正反馈，晶闸管仍维持导通状态。,86,(1)晶闸管开始工作时，UAK加反向电压，或不加触发信号（即UGK=0）。,3.晶闸管截止的条件：,(2)晶闸管正向导通后，令其截止的方法：,减小UAK，使晶闸管中电流小于某一值IH。,加大回路电阻，使晶闸管中电流小于某一值IH时，正反馈效应不能维持。,IH：最小维持电流,87,（1）晶闸管具有单向导电性。,若使其关断，必须降低 UA
31、K 或加大回路电阻，把阳极电流减小到维持电流以下。,正向导通条件：A、K间加正向电压，G、K间加触发信号。,晶闸管的工作原理小结,（2）晶闸管一旦导通，控制极失去作用。,88,SCR 特性与参数,特性,IG1=0A,IG2,IG3,正向,反向,导通后管压降约1V,额定正向平均电流,维持电流,89,Latch-Up(锁定)是CMOS存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁，或者至少系统因电源关闭而停摆。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造更新和充分了解电路设计技巧之后，这种效应已经可以被控制了。CMOS电路之所以会产生Latch-Up效应，我们可以用
32、图2.29来表示。在图中我们以剖面图来看一个CMOS反相器如何发生此效应，而且它是用P型阱制造生产。在这个图中，我们同时也描绘了寄生电路，它包含了两个BJT(一个纵向npn和一个横向pnp)和两个电阻(RS是因N型衬底产生，Rw是因P阱产生)。BJT的特性和MOS是完全两样的。,90,CMOS电路中的寄生PNPN效应,91,闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。所以nMOS或pMOS电路中不会出现闩锁效应。CMOS电路中寄生可控硅结构的形成,CMOS反相器剖面图和寄生可控硅等效电路,(b),(a),92,BJT有三个端点，分别为：集电极
33、(C)、基极(B)、发射极(E)。在一个npn晶体管中，电流会从集极流至射极，如果集极-射极偏压(VCE)大于等于某一个正电压(例如，0.2V的饱和电压)，且基极-射极偏压(VBE)大于0.6V或更多一些。在PNP晶体管中，电流电压极性刚好与NPN相反。图（a）中的T1是一个PNP晶体管，T2则是一个NPN晶体管。如果RS与Rw愈大，那么Latch-Up便愈可能发生，其等效电路图如图(b)中所示。如果有足够的电流流入N型衬底而从P型阱中流出，在RS两端的电压将可能有足够大的偏压使得T1和T2两个晶体管进入线性区而如同一小电阻。因此从电源会流出多少电流就由RS的值来决定，这个电流可能足够大而使得
34、电路故障。,93,为了缓和这种效应，我们可以降低BJT的增益值并且减少Rs与Rw的电阻值。我们可以加上衬底接点(Substrate Contact)，它可以有效减少Rs、Rw电阻值。在现在大部分的制造中设计者并不需要太担心Latch-Up的问题，只要设计时使用充分的衬底接点。事实上，现在要分析出加多少的衬底接点就可以避免Latch-Up这个问题是很难的。,94,由图2.29可见，由CMOS四层PNPN结构形成了寄生可控硅结构。（1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电流，在RS上产生较大
35、压降。当T1管BE结反偏电压达到BE结阈值电压，T1导通，通过RW吸收电流。当RW上压降足够大，T2导通，从而使VDD、VSS之间形成通路，并保持低阻。当npnpnp1，则发生电流放大，T1、T2构成正反馈，形成闩锁，此时，即使外加电压撤除闩锁仍将继续保持，VDD、VSS间电流不断增加，最终导致IC烧毁。,95,（3）诱发寄生可控硅触发的三个因素：T1、T2管的值乘积大于1，即npnpnp1。T1、T2管EB结均为正向偏置。电源提供的电流维持电流IH。（4）诱发闩琐的外界条件：射线瞬间照射，强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。,96,2、防止闩琐的措施：A.版
36、图设计和工艺上的防闩锁措施 减少RS、RW使其远小于Ren、Rep。版图中加保护环，伪集电极保护结构，内部区域与外围分割 增多电源、地接触孔的数目，加粗电源线、地线对电源、地接触孔进行合理布局，减小有害的电位梯度。每5到10个晶体管要有一个衬底接点(substrate contact)。N型器件要靠近Vss，P型器件要靠近VDD。最容易发生Latch-Up的地方是在输入、输出焊接区(I/O Pad)结构中，因为那里会有大量的电流流过。,97,使T1、T2的，npnpnp1，工艺上采取背面掺金，中子辐射电子辐照等降低少子寿命 输入输出保护 采用重掺杂衬底上的外延层，阱下加p+埋层。制备“逆向阱”
37、结构。采用深槽隔离技术。,98,99,B.器件外部的保护措施 电源并接稳压管。低频时加限流电阻（使电源电流30mA）尽量减小电路中的电容值。（一般C0.01F）3、注意事项：输入电压不可超过VDDVSS范围。输入信号一定要等VDDVSS电压稳定后才能加入；关机应先关信号源，再关电源。不用的输入端不能悬浮，应按逻辑关系的需要接VDD或VSS,100,101,Latchup Problem,Two parasitic NPN&PNP transistors form a positive feedback loop,once activated,will causeshort-circuit ef
38、fect from VDD to GND and leadto self-destruction of the device.,Equivalent Circuit,Solutions:guard-rings to reduce Rsubstrate and Rwell,increase the space between n-well&NMOS,NPN,PNP,102,双极型三极管和场效应三极管的比较见表,103,2.8 集成电路中的MOS晶体管模型,104,MOS模型,MOS的一级模型是SPICE的MOSFET模型中最简单的一种。该模型适于沟长大于5微米，栅氧化层厚度大于500埃的MOSF
39、ET。计算速度快但不精确。,105,MOSFET的二级模型是基于几何图形的分析模型。在MOSFET的二级模型中，考虑了小尺寸器件的一些二级效应的影响。该模型适于沟长大于2微米,沟道宽度在6微米左右，栅氧化层厚度大于250埃的MOSFET。考虑的主要的二级效应包括：（1）短沟和窄沟效应对阈值电压的影响。（2）表面电场对载流子迁移率的影响。（3）载流子的漂移度饱和。（4）亚阈值电流（弱反型电流）。计算速度慢，精度仍不够，输出电阻不连续,106,MOSFET的三级模型是一个包括短沟和窄沟等二级效应的半经验模型。与MOSFET的二级模型相比，计算效率较高，但它的经验模型参数与器件尺寸有关。该模型适于沟
40、长大于1微米,栅氧化层大于200埃的MOSFET。其中主要考虑的二级效应有：（1）漏压感应的表面势垒降低（DIBL）对阈值电压的影响。（2）短沟和窄沟效应对阈值电压的影响。（3）表面电场对载流子迁移率的影响。（4）载流子的漂移速度饱和。三级模型中的亚阈值区电流与二级模型相同。计算速度快，但输出电阻不连续。,107,MOS晶体管的电流-电压方程,对于MOS晶体管的电流-电压特性的经典描述是萨氏方程。式中的是沟道长度调制因子，表征了沟道长度调制的程度，当不考虑沟道长度调制作用时，=105m硅栅P阱CMOS工艺沟道长度调制因子的典型值：,108,其中，为NMOS的导电因子，为NMOS的本征导电因子，为电子迁移率，介电常数，其中 为真空电容率，等于；为二氧化硅相对介电常数，约等于3.9；为栅氧化层的厚度；W为沟道宽度；L为沟道长度；(W/L)称为器件的宽长比，是器件设计的重要参数。,109,在非饱和区，漏源电流-漏源电压关系是一个抛物线方程，当VDS0时，忽略平方项的影响，漏源电流漏源电压呈线性关系。IDS=kN2(VGS-VTN)VDS对应每一个VGS，抛物线方程的最大值发生在临界饱和点VDS=VGS-VTN之处，当漏源电压继续增加，则器件进入饱和区，这时的漏源电流与漏源电压关系由沟道长度调制效应决定。萨氏方程是MOS晶体管设计的最重要、也是最常用的方程。,
