EDA技术使用教程vhdl课后答案―潘松版.docx

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1、第_章1- 1 EDA技术与ASIC设计和FPGA开发有什么关系？ P34 答：利用EDA技术进行电子系统设计的最后目标是完成专 用集成电路ASIC的设计和实现；FPGA和CPLD是实现这 途径的主流器 件。FPGA和CPLD通常也被称为可编程专 用IC,或可编程ASIC。FPGA和CPLD的应用是EDA技术 有机融合软硬件电子设计技术、SoC （片上系统）和ASIC 设计，以及对自动设计与自动实现最典型的诠释。1- 2与软件描述语言相比，VHDL有什么特点？ P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这 种代码仅限于这种CPU而不能移植，并且机器代码不代表 硬件结 构，更不

2、能改变CPU的硬件结构，只能被动地为其 特定的硬件电路 结构所利用。综合器将VHDL程序转化的 目标是底层的电路结构网表 文件，这种满足VHDL设计程 序功能描述的电路结构，不依赖于任何 特定硬件环境；具 有相对独立性。综合器在将VHDL （硬件描述语言）表达的 电路功能转化成具体的电路结构网表过程中，具有明显的能 动性和创造性，它不是机械的一一对应式的“翻译”，而 是根据设计 库、工艺库以及预先设置的各类约束条件，选 择最优的方式完成电路结构的设计。l- 3什么是综合？有哪些类型？综合在电子设计自动化中 的地位是什么？ P5什么是综合？答：在电子设计领域中综合的概念可以表示为：将用行为和功能

3、层次表达的电子系统转换为低层次 的便于具体实现的模块组合装配的过程。有哪些类型？答：从自然语言转换到VHDL语言算 法表示，即自然语言综合。从算法表示转 换到寄存器传输级（RegisterTransport Level，RTL）， 即从行为域到结构域的综合，即行为综合。从RTL级 表示转换到逻辑门（包括触发器）的表示，即逻辑综合。 从逻辑门表示转换到版图表示（ASIC设计），或转 换到 FPGA的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么？答：是核心地 位（见图1-3 ）。综合器具有更复杂的工作环境，综合器在 接受VHDL程序 并准备对其综合前，必须获得与最终实

4、现 设计电路硬件特征相关的工艺库信息，以及获得优化综合 的诸多约束条件信息；根据工艺库 和约束条件信息，将 VHDL程序转化成电路实现的相关信息。1- 4在EDA技术中，自顶向下的设计方法的重要意义是什 么？ P710答：在EDA技术应用中，自顶向下的设计方法，就是在 整个设 计流程中各设计环节逐步求精的过程。1- 5 IP 在 EDA 技术的应用和发展中的意义是什么 ? P1112 答：IP核具有规范的接口协议，良好的可移植与可测试性， 为系统开发提供了可靠的保证。弟一章2- 1叙述EDA的FPGA/CPLD设计流程。P1316答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；

5、4,时序 仿真与功能仿真；5.编程下载；6,硬件测试。2- 2 IP是什么?IP与EDA技术的关系是什么？ P2426IP是什么？答：IP是知识产权核或知识产权模块，用于 ASIC或FPGA/CPLD中的预先设计好的电路功能模块。IP与EDA技术的关系是什么？答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能 块，并不涉及用什么具体 电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是 完成了综合的功能块，具有较大的设计深度，以网表文 件的形式提交客户使用。硬IP提供设计的最终阶段产

6、品: 掩模。2- 3叙述ASIC的设计方法。P1819答:ASIC设计方法，按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。半定制法是一种约束性设计方式，约束的目的是 简化设计，缩 短设计周期，降低设计成本，提高设计正确 率。半定制法按逻辑实 现的方式不同，可再分为门阵列 法、标准单元法和可编程逻辑器件 法。2- 4 FPGA/CPLD在ASIC设计中有什么用途？ P16,18答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的 逻辑器件；使设计效率大为提高，上市的时间大为缩

7、短。2- 5简述在基于FPGA/CPLD的EDA设计流程中所涉及的 EDA工具，及其在整个流程中的作用。P1923答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA 工具有：设计输入编辑器（作用：接受不同的设计输入表 达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL 的文本输 入方式。）；HDL综合器（作用：HDL综合器根 据工艺库和约束条件信息，将设计输入编辑器提供的信息 转化为目标器件硬件结构细节的信息，并在数字电路设计 技术、化简优化算法以及计算机软件等复杂结体进行优化 处理）；仿真器（作用：行为模型的表达、电子系统的 建模、逻辑电路的验证及门级系统的测试）；适配

8、器（作 用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬 件设计）。第三章3- 1 OLMC （输出逻辑宏单元）有何功能？说明GAL是怎 样实现可编程组合电路与时序电路的。 P3436OLMC有何功能？答：OLMC单元设有多种组态，可配 置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的？ 答：GAL （通用阵列逻辑器件）是通过对其中的OLMC （输 出逻辑宏单元）的编程和三种模式配置（寄存器模式、复 合模式、简单模式），实现组合电路与时序电路设计的。3- 2什么是基于乘积项

9、的可编程逻辑结构? P3334, 40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包 含有 可编程与阵列和固定的或阵列的PAL（可编程阵列逻 辑）器件构成。3- 3什么是基于查找表的可编程逻辑结构？ P4041答：FPGA （现场可编程门阵列）是基于查找表的可编程逻 辑结构。3- 4 FPGA系列器件中的LAB有何作用？ P4345答:FPGA（ Cyclone/Cyclone II）系列器件主要由逻辑阵 列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬 件乘法器和PLL等模块构成；其中LAB （逻辑阵列块）由 一系列相邻的LE （逻辑单元）构成的；FPGA可编程资源 主

10、要来自逻辑阵列块LAB。3- 5与传统的测试技术相比，边界扫描技术有何优点？ P4750 答：使用BST （边界扫描测试）规范测试，不必使用 物理探针，可在器件正常工作时在系统捕获测量的功能数 据。克服传统的外探 针测试法和“针床”夹具测试法来无 法对IC内部节点无法测试的难题。3-6解释编程与配置这两个概念。 P58CPLD被编程后改变了电可擦除答：编程：基于电可擦除存储单元O或M Flash技术。CPLD 一股使用此技术进行编程。存储单元电可擦除编程工艺的优点是编程但编程次数有限，编程的速度中的信息，掉电后可保存。后信息不会因掉电而丢失 不快。配置：基于SRAM查找表的编程单元。编程信息是

11、 保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在 下次上电后，还需要重新载入编程信息。大部分FPGA 采用该种编程工艺。该类器件的编程一般称为配置。对于 SRAM型FPGA来说，配置次数无限，且速 度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编 程。3-7请参阅相关资料，并回答问题：按本章给出的归类方式，将 基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件？ MAX II 系列又属于什么类型的PLD器件?为什么？ P5456答： APEX(AdvancedL ogi

12、c Element Matrix)系列属于 FPGA 类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。第四章4- 1 :画出与下例实体描述对应的原理图符号元件:ENTITY buf3s IS-实体1 ：三态缓冲器PORT (input:IN STD_LOGIC ;enable : IN STD_LOGIC ;-输入端-使能端END buf3x ;output : OUT STD_LOGIC );-输出端ENTITY mux21 IS-实体2： 2选1多路选择器PORT (in0, in1, sel : IN STD_LOGIC;

13、output : OUT STD_LOGIC);4 - 1.答案4- 2.图3-30所示的是4选1多路选择器，试分别用IF_THEN 语句 和CASE语句的表达方式写出此电路的VHDL程序。选 择控制的信号s1和s0的数据类型为STD_LOGIC_VECT； O当 R s1=0，s0=0 ； s1=,0,，s0=1 ； s1=1，s0=,0,和 s1=1， s0=1 分别执行 y=a、 y=b、 y=c、 y=d。4- 2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1

14、 DOWNTO 0);输-入选择信号 a,b,c,d:IN STD_LOGIC;-输入信号 y:OUT STD_LOGIC);- 输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10”) TH EN y=c;ELSIF (S=11”) TH EN y=d;ELSE yyyyyNULL;END CASE;END PROCESS;END ART;4- 3.图3-31所示的是双2选1多路选择器构成的电路 MUX, K 对于

15、其中 MUX21, A 当 s=0 和1时，分别有 y=a 和y=b。试在一个结构体中用两个进程来表达此电路，每 个进程中用CASE语句描述一个2选1多路选择器MUX21 o A4- 3.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0);输-入信号s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp :

16、STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0=0 THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= ” 0” THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试 写出此 电路的VHDL设计文件。4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI

17、 ISPORT(CL:IN STD_LOGIC;-输入选择信号CLK0:IN STD LOGIC;-输入信号OUT1:OUT STD_LOGIC);-输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK =1 THEN Q=NOT(CL OR Q);ELSE END IF;END PROCESS;PR02: PROCESS(CLK0)BEGIN OUT1=Q; END PROCESS;END ARCHITECTURE ONE

18、;END PROCESS;4-5.给出1位全减器的VHDL描述。要求：(1) 接起来, 是借位输首先设计1位半减器，然后用例化语句将它们连图3-32中h_suber是半减器，diff是输出差，s_out 出，sub_in是借位输入。(2) 减法器，以1位全减器为基本硬件，构成串行借位的8位 要求用例化语句来完成此项设计(减法运算是x -y - sun_in = diffr)4-5.答案底层文件1 : or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a

19、 IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc = a OR b;END ARCHITECTURE one;底层文件 2 : h_subber.VHD 实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTIT

20、Y h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz diff=0;s_out diff=1;s_out=1;WHEN 10 = diff=1;s_out diff=0;s_outx,y=y,diff=d,s_out=e);u2: h_subber PORTM AP(x=d,y=sub_in,diff=diffr,s_out=f);u3: or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHIT

21、ECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文 件。4-6.答案MAX3256顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 调-用 LK35 声

22、明语句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D调-用D触发器声明语句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX2调1-用-二选一选择器声明语句PORT(B,A:IN STD_LOGIC;S:IN STD LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BE

23、GINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3: LK35 PORTM AP( A1=BB,A2=CC,CLK=INCKQ,1=DD,Q2=OUT； 1) u4: MUX21 PORT MAP(B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;设计含有异步清零和计数使能的16位二进制加减可控计数哭BHO4-7.答案：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IE

24、EE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST=1 THEN

25、-计数器异步复位QI:=(OTHERS=0);ELSIF SET= 1 THEN-计数器步置位QI:=SETDATA;ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿IF EN=1 THEN -检测是否允许计数IF CHOOSE= 1THEN -选择加法计数QI:=QI+1;-计数器加一ELSE QI=QI-1;-计数器加一END IF;END IF;END IF;COUT=QI;-将计数值向端口输出END PROCESS;END ONE;第五章5- 1归纳利用Quartus II进行VHDL文本输入设计的流程: 从文件输入一直到SignalTap II测试。P95

26、P115答：1建立工作库文件夹和编辑设计文件；2创建工程；3编译前设置；4全程编译；5时序仿真；6引脚锁定；7配置文件下载;8打开SignalTap II编辑窗口；9调入SignalTap II的待测信号；10 SignalTap II参数设置；11 SignalTap II参数设置文件存盘；12带有SignalTap II测 试信息的编译下载；13启动SignalTap II进行采样与分析;14 SignalTap II的其他设置和控制方法。5.64 HT ADDERcirdA101SUM1A2SUM：92SUMSA3SUM40335A49401ElSUMIjP71 U JLA3SUM4B3

27、COUT：A4E45.85.105.13vet第六章6- 1什么是固有延时？什么是惯性延时？P150151答：固有 延时(Inertial Delay)也称为惯性延时，固有延时的主要物理机 制是分布电容效应。6- 2 5是什么?在 VHDL中，5有什么用处?P1525是什么？答：在VHDL仿真和综合器中，默认的固有延 时量(它在数学上是一个无穷小量)，被称为5延时。在 VHDL 中，5有什么用处？答：在 VHDL 信号赋值中未 给出固有延时情况下，VHDL仿真器和综合器将自动为系统 中的信号赋值配置一足够小而又能满足逻辑排序的延时量 5；使并行语句和顺序 语句中的并列赋值逻辑得以正确执行。6-

28、4说明信号和变量的功能特点，以及应用上的异同 点。P128P129答：变量：变量是一个局部量，只能在进程和子程序中使 用。变 种理想化的数据传输，是立即发生的，不存在任何延时行 为。变量的主要作用是在进程中作为临时的数据存储单元。量不能将信息带出对它做出定义的当前结构。变量的赋值是一信号：信号是描述硬件系统的基本数据对象，其性质 类似于连接线；可作为设计实体中并行语句模块间的信息交 流通道。信 号不但可以容纳当前值，也可以保持历史值；与 触发器的记忆功能有很好的对应关系。6-5在VHDL设计中，给时序电路清零（复位）有两种力方 法，它们是什么？解：设Q定义成信号，一种方法： Q= “ 0000

29、00”； 其中“000- 000反映出信号Q的位宽度。第二种方法： Q 0）；其中 OTHERS= 0不需要给出信号 Q的位宽度，即可对Q清零。6-6哪一种复位方法必须将复位信号放在敏感信号表中？给出这 两种电路的VHDL描述。解：边沿触发复位信号要将复位信号放在进程的敏感信号表 中。（1）边沿触发复位信号ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD LOGIC;BEGINPROCESS(RST)BEGINIF RST EVENT ANDR ST= 1 THEN QQ 0);END IF;END PROCESS;Q1=QQ;END;2)电平触发复位信号ARC

30、HITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD LOGIC;BEGINPROCESS(CLK)BEGINIF RST = 1 THENQQ 0);END IF;END PROCESS;Q1=QQ;END;6-7什么是重载函数？重载算符有何用处？如何调用重载算符函数？答：（1）什么是重载函数？根据操作对象变换处理功能。2）重载算符有何用处？用于两个不同类型的操作数据自动 转换成同种数据类型，并进行运算处理。（3）如何调用重载算符函数？采用隐式方式调用，无需 事先声明。6-8判断下面三个程序中是否有错误，若有则指出错误所 在，并给出完整程序。程序1:Signal A,E

31、N : std_logic;Process（A, EN）Variable B: std_log ic;Beginif EN=l then B=A; end if;-将“ B=A ”改成 B:=A endprocess;程序 2:Architecture one of sample is variable a，b， c:integer;beginc=a+b;-将“c=a+b” 改成c:=a+b” end;程序 3:library ieee;use ieee.std_logic_1164.all;entity mux21 isPORT(a,b:in std_logic; sel:in std_lo

32、glc;c:out std_logle;);-将 ;)”改成“广end sam2;-将sam2” 改成entity mux21 ”architecture one of mux2l isbegin-增加process(a,b,sel)beginif sel= 0 then c:=a; else c:=b; end if;- 应改成“ if sel= 0 thenc=a; else c=b; end if;-增加end process” ;end two;-将two”改成architecture one7- 2 LPM_RO、MLPM_RA、MLPM_FIFO 等模块与 FPGA 中嵌入 的EA

33、B、ESB、M4K有怎样的联系？答：ACEXlK系列为 EAB； APEX20K系列为 ESB； Cyclone 系列为 M4K第八章8- 1仿照例8-1，将例8-4单进程用两个进程，即一个时序进 程，一个组合进程表达出来。-解：【例8-4】的改写如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 ISPORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARC

34、HITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C ST,N ST: ST TYPE;BEGINREG: PROCESS(CLK,RST)BEGINIF RST=1 THEN C ST=ST0; - Q=0000;ELSIF CLKEVENT AND CLK=1 THENC ST IF DATAIN=10 THEN N ST=ST1;ELSE N ST=ST0; END IF;Q IF DATAIN=11 THEN N_ST=ST2;ELSE N_ST=ST1 ;END IF;Q IF DATAI

35、N=01 THEN N_ST=ST3;ELSE N_ST=ST0 ;END IF;Q IF DATAIN=00 THEN N ST=ST4;ELSE N_ST=ST2; END IF;QIF DATAIN=11 THEN N ST=ST0;ELSE N_ST=ST3 ;END IF;Q N ST=ST0;END CASE;END PROCESS COM;END behav;8-2为确保例8-5（2进程Mealy型状态机）的状态机输出信号 没有毛刺，试用例8-4的方式构成一个单进程状态，使输出 信号得到 可靠锁存，在相同输入信号条件下，给出两程序的 仿真波形。-解：【例8-5】改写如下：LIBR

36、ARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC;Q：OUTSTD_LOGIC_VECTOR(D4 OWNTO0)；END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET)-单一进程BEGINIF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1; E

37、ND IF; IFDATAIN=1 THEN Q=10000; ELSE Q IF DATAIN=0 THEN STX=st2; END IF; IFDATAIN=0 THEN Q=10111; ELSE Q IF DATAIN=1 THEN STX=st3; END IF; IFDATAIN=1 THEN Q=10101; ELSE Q IF DATAIN=0 THEN STX=st4; END IF;IF DATAIN如 THEN Q=11011;ELSEQ IF DATAIN=1 THEN STX=st0; END IF;IF DATAIN=,1, THEN Q=11101;ELSE Q

38、 STX=st0; Q=00000;END CASE;END IF;END PROCESS;END behav;对08。初始化LOCK曲LOCK信号锁存转换好的数据EOCAJ ,转换结束-【例8-2】根据图%6状态图，采用Moore型状态机，设计ADC0809采样控制器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);-来自 0809 转 换好的8位数据CLK: IN STD LOGIC;-状态机工作时钟EOC: IN STD LOGIC;-转换状态

39、指示，低电平表示正在转换ALE:OUT STD LOGIC; -8个模拟信号通道地址锁存信号START:OUT STD LOGIC;-转换开始信号OE:OUT STD LOGIC;-数据输出三态控制信号ADDA:OUTSTD LOGIC;-信号通道最低位控制信号LOCK0:OUTSTD LOGIC;-观察数据锁存时钟Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位数据 输出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4);-定义各状态子类型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD LOGIC;-转换后数据输出锁存时钟信号BEGINADDA=1;-当ADDA=0，模拟信号进入通道IN0 ；当ADDAv=T,则进入通道INIQ=REGL;LOCKO=LOCK;