Quartus安装、配置和使用方法.docx

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1、Quartus II安装、配置和使用方法实验教学目的：学会Quartus II的基本使用流程 学会Quartus II的基本使用方法 学会Quartus II的基本仿真方法1 .安装过程和一般的软件安装相同，安装过程中指定安装路径时用英文，且安装路径中 最好不要出现空格。根据需要可裁剪、定制软件，尤其是磁盘空间有限、为节约 磁盘空间时，可选择安装最核心最重要的部分，对不重要的部分可不予安装。基 本过程如下： 插入Quartus II安装光盘后，安装程序会自动运行，屏幕上出现安装界面。用户也可以通过手动运行光盘中的安装程序Install.exe,启动安装界面 选择Install Quartus

2、II Software，在安装向导完成之后，按照安装程序 的提示一步步地完成安装操作。 第一次运行Quartus II时，将出现Quartus II管理窗口，同时会在管理窗 口上出现提示信息，提示用户设置授权文件。2 .配置 licenseEDA工具的license 一般与网卡号关联。未建立license就使用软件时，会弹 出如图1.2所示的对话框。没有有效的license文件，无法使用该软件或者只能使 用该软件的部分功能。选中对话框中第三项来指定有效的 license 文件（安装软 件中一般会提供一以.dat为扩展名的license文件）。图1.2选择指定有效license文件的选项lice

3、nse 文件在Tools菜单下选择License Setup即进入如图1.3所示的界面。可看到license文件所处路径以及系统的网卡号信息。复制网卡号，单击OK，找到license文件， 用记事本打开，根据license的修改说明把其中的HOSTID全部用本机网卡号替换，然后保存。网卡号完成上述License Setup后，再次进入License Setup界面，可看到如图1.4所示的Licensed AMPP/MegaCore functions 一栏显示了提供商、产品等信息，这未显示关商、产品*说明已成功建立Licensee图1.4 license支持的产品信息建立 license 之后

4、 示关于提供商、产 等信息3. 工作界面设置Quartus II 6.0安装完毕并建立license保证软件可用后，双击桌面Quartus II 6.0图标，未进行工作界面设置时将显示MAX+PLUS II的界面，MAX+PLUS II是Quartus II的前身。为了方便后面的操作，使操作界面直观、建议把界面更 改为Quartus II的界面。方法是选择Tools | Customize，在弹出的Customize对话 框中选择General标签下Quartus II前面的按扭，如图1.5所示，单击确定并重启 软件即出现Quartus II的工作界面。如果之前曾经进行过工作界面的设置,则启动

5、后直接进入Quartus II的工作界 面，也不需要进行任何设置。II4. 创建工程Quartus II 6.0采用工程化思想管理每项设计。新建工程、新建设计文件、打 开工程等操作都是围绕工程展开，只有掌握工程化思想的方法才能从整体、全局 的角度把握设计工作。以打开一个已经创建好的工程为例，初学者如果没有工程化的意识，会直接 找到工程文件打开，这样实际上并没有打开工程，将导致后面诸多操作无法进行 或出现错误。正确的打开工程的方式是，选择File I Open Project，再找到相应工 程将其打开。工程化的思想还体现在，所有的设计文件、仿真文件、中间生成的文件、最 后生成的网表文件等等都是放

6、在同一个工程文件夹中管理。在这一点在以下过程 中会有所体现。创建工程使用新建工程向导来完成，这种向导方式会提示用户一步一步地完 成工作。具体步骤如下：（1）选择 File | New Project Wizard，单击 New Project Wizard 后出现如图 1.6 所示的界面。图1.6为Quartus II 6.0新建工程向导的总体介绍，该向导可以帮助建立新的 工程和进行相关工程设置，其中包括工程名称和工程所在文件夹、顶层文件设计 实体的名称、工程文件和库文件、目标器件系列和具体的器件、EDA工具设置图1.6新建工程向导介绍(2) 在图1.6中单击Next按钮，进入到如图1.7所示

7、界面。分别设置工程 所在文件夹、工程名称和顶层文件设计实体的名称，顶层文件设计实体的名称一 般默认保持和工程名一致。Use Existing Project Settings按钮可帮助使用已经存在 的工程的设置。工程名称和顶层文件设计实体的名建议命名为有实际意义的英文 名，便于工程的维护与关系，不能使用中文名字。顶层设计实体(top-level design entity)是一个有着重要地位的设计文件。有顶 层这个术语，也就相应有底层这个术语。现在很多EDA工具都提供自上而下的 设计管理模式，最上面的是顶层设计文件，下面的就是一些底层设计文件，每一 个底层设计文件可视为一个模块。这样的设计管理

8、模式形成了金字塔形状的组织 模式。Quartus II 6.0作为EDA工具大家族中的一员，也不例外地提供了自上而 下的管理模式，具体而言就反映在顶层设计/底层设计以及模块化的思想当中。 顶层设计实体是至关重要的一个概念，所有设计文件都统一于顶层设计文件，编 译、模块组装、时序分析等操作都以顶层设计实体为入口。图1.7置工程所在文件夹、工程名称和顶层文件设计实体的名称(3) 在图1.7中单击Next按钮，进入到如图1.8所示界面。由于是新建工 程，没有文件可以添加，直接单击Next按钮进入到图1.9所示界面。图1.8添加已存在的设计文件图1.9选择器件系列和具体型号的器件（4 ）假设实验台选用

9、的FPGA是Cyclone系列的EP1C3T144C8 （ EP1C3表 示Cyclone系列及此器件规模，T表示TQFP封装，C8表示速度）。，以此为例， 在图1.9中，器件系列Family选择Cyclone，器件封装形式Package选择TQFP， 引脚数Pin Count选择144，速度等级Speed Grade选择8，这样在可用器件列表 中出现了 EP1C3T144C8和EP1C6T144C8，再选中EP1C3T144C8器件即可，如 图1.10所示。这样就完成了器件选型的工作。（5）在图1.10中，单击Next按钮，进入如图1.11所示的EDA工具设置界 面。Quartus II允许

10、将第三方设计的EDA工具拿来一起使用，包括EDA综合工 具、仿真工具和时序分析工具等。但并非所有第三方的EDA工具都可以配合 Quartus II 6.0使用，所以Quartus II 6.0将能够使用的软件以列表的形式列出来供 用户选择。如果没有安装其他第三方EDA工具，可直接使用QuartusII 6.0本身提供的工具而不用做任何选择。当然，根据实际情况的需要，也可以安装第三方的工具并在图1.11中选择相应EDA工具，同时选择使用这些工具的 格式。为便于设计，现在大多数EDA在设计、仿真、验证、测试等一系列环节都可配合使用其他EDA工具，比如ModelSim、VCS等等。（6）在图1.11

11、中单击Next按钮，进入如图1.12所示的界面。图1.12是系 统给出的工程设置报告，如果发现其中的部分设置不符合要求，则可单击Back 按钮返回到前面进行重新设置，反之，则单击Finish按钮结束。单中的Assignments | Settings可以做进一步的设置，如图1.13所示。单击Settings菜单，出现如图1.14所示对话框。这里只对器件和仿真方面做一些设置，其他设置采用默认的设置或不做设置。II-mydesinFile Edit View Project q aAssiqnments Processing Tools Window HelpProject NavigatorSe

12、ttings.Ctrl+5hift+EEnti ty心 Cyclone： EF1C3TP myde sinTiming Wizard. Assignment Editor Ctrl+5hift+A琢 Pin Planner Ctrl+Shift+N Remove Assignments.|j Dennote Assignments.Back-Annotate Assignments.% Import Assignments.Export Assignments.图1.13选择菜单tAssignments下在图1.14所示的对话框中，在左侧的类别栏选鱼 LogicLock Regions Win

13、dow Alt+L更改。单击Device Pn Options按钮，弹出i选择Unus海旗i标签项，子菜单SettmgsDevice ，可对前面的器1图1.15所示的对话框。将器件未使用的引脚设置为三态输这样设置的目的是确保电路板、器件和下载线不被损坏。不这么设置电路板中电流会增大好几倍，电路板发热，很可能对电路板、器件和下载线造成损害。所以 在设计输入文件前确保做好了这方面的设置，在下载文件到FPGA前也最好再次 确认做了设置。图1.14 Settings对话框中的Device设置在图1.14类别栏中选择仿真设置，出现如图1.16所示的界面。仿真模式 有三种：功能仿真、时序仿真、高速时序仿真

14、。我们的设计中，主要关心逻辑电 路的功能，对器件的时序一般不做严格要求，且一般不涉及到高速设计，所以功 能仿真用得最为普遍。时序仿真就严格、苛刻得多。这里事先把仿真模式选择为 功能仿真，以后对波形文件进行仿真就不用再设置了。选择仿真模式为功能，图1.16仿真模式设置5. 设计输入文件原理图和HDL是两种常用的输入方式，它们只是输入形式不同而已，本质 上是相通的，在输入过程中可互相配合。原理图输入容易入手，直观，但在大型 设计中画电路图并不是件轻松的事。HDL输入须熟练地掌握硬件描述语言，如 Verilog HDL 或 VHDL 等。下面给出的设计实例比较简单，重在描述设计过程和介绍模块化设计思

15、想。在Quartus II 6.0中，可以借助顶层设计/底层设计的手段实现模块化并在顶层设 计文件中组装模块，完成整体设计。假设在一个设计文件com.bdf中，只有一个由简单的与门电路构成的组合逻 辑；在另一个设计文件dffmod.bdf中，只有一个由D触发器构成的时序逻辑。 希望把这两个模块在顶层设计文件mydesign.bdf中组装起来。(1 )在前面创建的工程mydesign中，选择File | New，出现如图1.17所示 的New对话框，它有两个标签项。在Device Design Files标签项下，列出了设计 输入文件的方式。选择第二种输入方式Block Diagram/Sche

16、matic File，它采取的 是原理图输入方式。其他输入方式如图1.17所示。在Other Files标签项下，可以新建波形仿真文件，这在后面进行仿真时详细说明。图1.17选择原理图输入方式(2 )在图1.17中，单击OK按钮，产生一个默认名为Blockl的新建文件， 如图1.18所示，原理图输入工作在工作区中进行。在左侧的工程导航器中，层 次标签、设计文件标签、设计单元标签分别显示了工程的设计层次、设计的输入 文件、设计文件包含的设计单元。D 0a|mydesin二| 蜃|/my desin - my desin - Block l.bdf-Quartus II -留 Blockl.bdf

17、EM痢盅信 File Edit View Project Assignments Processing Tools Window HelpEntity心 Cyclone： EF1C3T144C8 mydezinProject NavigatorAo- n n心Hi印archy | 邕 Filggdf DgsignUnjtsJ图1.18新建原理图输入文件在图* 1.擀中，e单击元件按钮，弹出如图售19；所示的“外湖01对话框。它提供的库文件中包含了大量元件，这些元件一般是构建逻辑电路的基本单元。 在图 1.19中，常用元件可在others/maxplus2和primitives/logic中找到

18、，其他文 件夹下也有一些有用的元件，在实践过程中可摸索如何去使用它们。输入引脚、输出引脚、双向引脚均可在primitives/pin中找到。另外一种更快捷的弹出Symbol对话框的方式是直接双击工作区。生成与门器件Symbol於灿5小屁如响如图23Libraries:-(& c:/altera/quartus60/libraries/ megafunctions-& others! + Q maxplus2:+ Q opencore_plus& primitives+ G buffer+ S joigic+ S other+ C pin+ Q storage环 Repeat-insert mo

19、deI- Insert symbol as blockMegaV/izardD芽昌Project NavigatorEntity心 Cyclone： EF1C3T144C8.* mydeEin（4在图1.19中选择maxplus2文件夹下的7408或logic文件夹下的and2， 均可选择一个两输入与门（在知道元件名称的情况下，可直接在Name编辑栏输 入名称来选择元件，这样更快更方便）。如果要输入多个相同元件，要在图1.19 中选择重复插入模式。单击OK按钮，在工作区中即可生成一个与门器件，如图 1.20所示。在选择重复插入模式下，如果要在工作区中退出插入模式，单击右键 退出。(5)在图1.

20、20中接线并添加输入、输出引脚。选择连接线按钮将与门输入 端、输出端接出来，然后添加输入、输出引脚，设计完成后将其保存。在Symbol 对话框中选择引脚如图1.21所示，最后完成的与门组合逻辑输入文件 com.bdf如图1.22所示。为引脚命名时，双击引脚即可为其命名。 画连接线时一定要用连接线工具，而不要用工具栏中的直线工具。连接线 可以是单线连接，也可以是多条数据线组成的总线连接。 接线或接引脚时，不要接到元件周围的矩形框中去，否则编译不能通过或 者是产生不了正确的逻辑功能。 在出现圆点(多根连线汇集于某一点时出现是正常的)和X的符号时， 一般是连线出了问题，请再次检查核实。 在工作区不方

21、便布线时，可用方向键来扩展工作区。图1.22与门逻辑完整电路图6 .编译在创建工程一节讲过，所有设计文件都统一于顶层设计文件，编译、模块组 装、时序分析等操作都以顶层设计实体作为入口。在所建工程中，已经设置顶层 实体名为mydesign，若此时直接单击图1.22所示的全程编译按钮进行编译，必 定以名为mydesign的设计文件为入口进行编译，但目前未完成顶层实体名 mydesign对应的顶层设计文件mydesign.bdf，只完成了与门的设计com.bdf。现 在要做的工作是对com.bdf进行编译和仿真等操作，因此，需把顶层实体从默认 的mydesign切换到com。切换顶层实体的操作为选中

22、工程导航器中的Files标签，在Device Design Files文件夹下选择com.bdf，单击右键，选择Set as Top-Level Entity命令，如图 1.23所示。把com.bdf设置为顶层实体后，单击图1.23中的全程编译按钮进行编译。 编译过程包括分析&综合、适配、汇编、时序分析等步骤，编译成功会有相应提 示，并生成完整的编译报告，编译过程中的一些信息在信息栏中显示，如图1.24 所示。在编译报告中，可以看到顶层实体名为com而不是mydesign 了（因为前 面已经做了更改），该模块总共使用了 1个逻辑单元（LE），3个引脚（2个输入引 脚，1个输出引脚）。当编译不成

23、功时会在信息栏产生错误信息，且信息以红色字体显示，根据 错误的提示信息修改设计，直至编译成功。在不清楚产生错误的原因时，选中错 误信息，单击右键选择Help命令之后，Quartus II的帮助文档会给出详细的原因 解释以及该怎么改正错误。对编译过程中产生的一些警告信息，如果对设计无关 紧要可忽略不管。图1.23切换顶层实体图1.24编译报告7.波形仿真com.bdf 模块编译成功后，需要对该模块进行仿真。当然，对与门这样简单的组合逻辑，设计一般都不会出问题，仿真过程似乎可以略过。但对于比较大型 的设计或复杂的设计，不进行仿真是相当危险的，因为不能确定实际的设计是否 达到了预期的设计要求。因此，

24、推荐对每个设计模块都进行功能仿真。仿真的具 体步骤如下：(1选择File | New弹出New对话框 选择Others标签下的Vector Waveform File，如图1.25所示。(2)单击图1.25中OK按钮，出现图1.26所示的需要编辑的波形文件。图1.25选择新建矢量波形文件g Quartus II - D:/工程示M/mydesin - mydesin - Waveforml.vwfFile Edit View Project Assignments Processing Tools Window HelpDoSia 昌 | 盖幽略11 mydesin三| 夏=# 昏些国 | R

25、 9 妙案| com.bdf| 辱 Compilation Report - Flow Summary | 母 Waveforml.vwfMaster Time Bar: |1.425 ns | Pointer:450 ps Interval:-10.98 ns Start:End:Value at11.43 nsreject Navigator3 FilesDevi ce IIesi gn Files-Ieih. bdf|Software Files:窿Other Files百Hierarchy 邕 Files | tfP Design Units 图1.26新建的空白波形文件(3 )导入输

26、入信号和输出信号，有两种导入方式。一种是在空白波形文件 编辑窗口中单击右键，如图1.27所示，选择Insert Node or Bus命令，弹出如图 1.28所示的对话框。单击Node Finder按钮，出现如图1.29所示的Node Finder 对话框。由于还未进行引脚绑定，Filter条件选择为Pins:unassigned，单击List按钮，在Nodes Found 一栏列出了查找到的所有节点或总线；单击导入按钮（根 据需求选择单个导入或全部导入按钮，在选择了不想导入的节点后也可选择回退 按钮撤销导入），在Selected Nodes 一栏列出了选择的节点。图1.29 在Node Fi

27、nder中导入节点如图1.29所示，选择了要导入的输入、输出节点后，单击OK按钮，节点即在波形编辑窗口中出现，如图1.30所示。图1.30导入节点后的波形编辑窗口另外一种导入输入、输出节点的方法是，如图1.31所示，选择View I Utility Windows I Node Finder，弹出如图1.32所示的Node Finder对话框。在对话框中， 同样可选择Filter条件为Pins:unassigned，单击List按钮，按住shift键全选列出 的节点信号后，把这些信号拖到波形编辑窗口中，会达到如图1.30所示一样的 效果。需要注意的是，把选中的信号拖到编辑窗口时，鼠标放在信号的

28、最左侧的 I、O标签很容易达到目标。图1.31选择实用窗口中的Node Finder图 1.32 Node Finder 对话框（4 ）编辑输入信号的波形。在图1.30中，分别为输入信号a、b编辑波形（不 需要也不能为输出信号编辑波形），编辑之后保存为com.vwf。对于组合电路， 输入组合数随输入端口呈指数增长，所以对多输入组合电路，要完全仿真出所有 可能的输入组合对应的输出结果不现实，一般选取有代表性的输入组合加以仿真 即可。对一个二输入与门，输入ab有00、01、10、11四种组合，编辑a、b波 形时给出了这四种组合。编辑后的结果如图1.33示，其中标注出的一些常用波 形编辑工具可通过实

29、践来体会各自含义。图1.33 a）两输入变量的四种输入组合低电平高电平J高阻一,图1.33 b）仿真常用波形编辑工具（5 ）指定仿真模式和仿真输入文件。在Assignments I Settings下的SimulatorSettings中指定功能仿真模式，如图1.34所示。图1.34指定仿真输入文件（6）产生功能仿真网表文件。如图1.35所示，选择Processing I GenerateFunctional Simulation Netlist， 即可成功产生功能仿真网表文件，如图1.36所示。不产生功能仿真网表文件而进行功能仿真会报错，所以这一步骤是必需的。nydesin - Simula

30、tion ReportProcessing Tools Window Help、姓 Stop ProcessingCtrl+5hift+C.A Start CompilationCtrl+LI杨 Analyze Current File5tartUpdate Memory Initialization File尊 Compilation ReportCtrl+RStart Compilation & Simulation Ctrl+5hift+KGenerate Functional Simulation Netlist杜 Start SimulationCtrl+ISimulation De

31、bug章 Simulation ReportCtrl+5hift+R匠 Compiler Tool-回 Simulator Tool囱 Timing Analyzer Tool切 PowerPlay Power Analyzer Tool图1.35选择生成功能仿真网表-|g|x|-|g| x|ag c1区=# 昭善A醪地 ed2dProject Navigator臼 FilesB-t3 Device Desigri FilesL,嚼 corTi-bdf ?ll Software Files：4 Quartos II - D:/工程示例/mydesin - mydesin - com.vwfin

32、| File EditBll Other Files企Hierarchy 邕 Files | 次 Design UnitsA鼠 妤基J-L炬逝程地通 A* 瓯。T-rz-xi底XCX2ModuleFiiricti ori：al Sirrnilati on Netli st Geneiati2 ent Proj.e2tECreate Design. File from Selected Block.Ujidate Design File from Selected Block.Create Sign：alTap II File from Desi gn Instance U.)Create Si

33、grialTap II List FileCreate JAM., SW, or ISC File.Cre ate/Up date IPS File.IIEni t5Alt+F4TiTarniinjrT Processing legajU Create Top-Level Design File From Pin Pl：aiirier.:ELt id图1.39为com.bdf创建符号文件图1.40 Project文件夹下的com和dffmod元件原理图文件，保存为mydesign.bdfo在mydesign.bdf中调用com.bdf和 dffmod.bdf两个模块，调用的方式即是直接调用这两个模块对应的符号文件。可 在Symbol对话框中看到Project文件夹下有两个元件，分别是com和dffmod , 如图1.40所示。这说明可以自己设计库元件以便复用。