一文读懂ESD, 都是干货.docx
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1、静电放电(ESD: Electrostatic Discharge),应该是造成所有电子元器件或集成电 路系统造成过度电应力(EOS: Electrical Over Stress)破坏的主要元凶。因为静电 通常瞬间电压非常高(几千伏),所以这种损伤是毁灭性和永久性的,会造成电 路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。静电,通常都是人为产生的,如生产、组装、测试、存放、搬运等过程中都有可 能使得静电累积在人体、仪器或设备中,甚至元器件本身也会累积静电,当人们 在不知情的情况下使这些带电的物体接触就会形成放电路径,瞬间使得电子元件 或系统遭到静电放电的损坏(这就是为什么以前修
2、电脑都必须要配戴静电环托在 工作桌上,防止人体的静电损伤芯片),如同云层中储存的电荷瞬间击穿云层产 生剧烈的闪电,会把大地劈开一样,而且通常都是在雨天来临之际,因为空气湿 度大易形成导电通到。Marking那么,如何防止静电放电损伤呢?首先当然改变坏境从源头减少静电(比如减少 摩擦、少穿羊毛类毛衣、控制空气温湿度翎,当然这不是我们今天讨论的重点。 我们今天要讨论的时候如何在电路里面涉及保护电路,当夕卜界有静电的时候我们 的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷 针)。以前的专题讲解PN结二极管理论的时候,就讲过二极管有一个特性:正向导通 反向截止(不记得就去翻前面的课
3、程),而且反偏电压继续增加会发生雪崩击穿 (Avalanche Breakdown)而导通,我们称之为钳位二极管(Clamp)。这正是我们 设计静电保护所需要的理论基础哉们就是利用这个反向截止特性让这个旁路在 正常工作时处于断开状态,而外界有静电的时候这个旁路二极管发生雪崩击穿而 形成旁路通路保护了内部电路或者栅极(是不是类似家里水槽有个溢水口,防止 水龙头忘关了导致整个卫生间水灾)。那么问题来了,这个击穿了这个保护电路 是不是就彻底死了?难道是一次性的?答案当然不是。PN结的击穿分两种,分 别是电击穿和热击穿,电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度),而 这个电击穿主要是载流子碰撞
4、电离产生新的电子-空穴对(electron-hole),所以 它是可恢复的。但是热击穿是不可恢复的,因为热量聚集导致硅(Si)被熔融烧毁 了。所以我们需要控制在导通的瞬间控制电流,一般会在保护二极管再串联一个 高电阻,另外,大家是不是可以举一反三理解为什么ESD的区域是不能form Silicide的?还有给大家一个理论,ESD通常都是在芯片输入端的Pad旁边,不 能在芯片里面,因为我们总是希望外卜界的静电需要第一时间泄放掉吧,放在里 面会有延迟的(关注前面解剖的那个芯片PAD旁边都有二极管。甚至有放两级 ESD的,达到双重保护的目的。在讲ESD的原理和Process之前,我们先讲下ESD的标
5、准以及测试方法,根据 静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式:人体放电 模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-InducedModel),但是业界通常使用前两种模式来测试(HBM, MM)。人体放模式(HBM )当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿,秋天 和别人触碰经常触电就是这个原因。业界对HBM的ESD标准也有迹可循(MIL- STD-883C method 3015.7,等效人体电容
6、为100pF,等效人体电阻为 1.5Kohm),或者国际电子工业标准(EIA/JESD22-A114-A)也有规定,看你要 follow 哪一份了。如果是 MIL-STD-883C method 3015.7,它规定小于2kV 的则为 Class-1,在 2kV4kV 的为 class-2 , 4kV16kV 的为 class-3。机器放电模式(MM)当然就是机器(如robot)移动产生的静电触碰芯片时由pin脚释放,次标准为 EIAJ-IC-121 method 20(或者标准 EIA/JESD22-A115-A),等效机器电阻为 0 (因为金属),电容依旧为100pF。由于机器是金属且电阻
7、为0,所以放电时间很 短,几乎是ms或者us之间。但是更重要的问题是,由于等效电阻为0,所以 电流很大,所以即使是200V的MM放电也比2kV的HBM放电的危害大。而且机器本身由于有很多导线互相会产生耦合作用,所以电流会随时间变化而干扰 变化。Comparison HBM and MM pulse2002kV HBM200V MMESD的测试方法类似FAB里面的GOI测试,指定pin之后先给他一个ESD电 压,持续一段时间后,然后再回来测试电性看看是否损坏,没问题再去加一个 step的ESD电压再持续一段时间,再测电性,如此反复直至击穿,此时的击穿 电压为ESD击穿的临界电压(ESD fail
8、ure threshold Voltage)。通常我们都是给 电路打三次电压(3 zaps),为了降低测试周期,通常起始电压用标准电压的70% ESD threshold,每个step可以根据需要自己调整50V或者100V。(1) . Stress number = 3 Zaps. (5 Zaps, the worst case)(2) . Stress step VESD = 50V(100V) for VZAP 1000V(3) . Starting VZAP = 70% of averaged ESD failure threshold (VESD)另外,因为每个chip的pin脚很多,
9、你是一个个pin测试还是组合pin测试, 所以会分为几种组合:I/O-pin 测试(Input and Output pins)、pin-to-pin 测 试、Vdd-Vss测试(输入端到输出端)、Analog-pin。1. I/O pins就是分别对input-pin和output-pin做ESD测试,而且电荷有正负之分,所以 有四种组合:input+正电荷、input+负电荷、output+正电荷、output+负电 荷。测试input时候,则output和其他pin全部浮接(floating),反之亦然。 ESD stress on the input or output pins wi
10、th the VDD or VSS pins relatively grounded :(1) PS-mode(2) NS-mode(3) PD-mode(4) ND-mode=EE=_2. pin-to-pin 测试 静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太 多,因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过 VDD/Vss才能对整个电路供电,所以改良版则用某一 I/O-pin加正或负的ESD 电压,其他所有I/O 一起接地,但是输入和输出同时浮接(Floating)。 Pin-to-Pin ESD Stress :(2) Negativ
11、e-mode(1) Positive-mode3. Vdd-Vss之间静电放电静电放电发生在pin-to-pin之间形成回路,但是如果要每每两个脚测试组合太 多,因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过 VDD/Vss才能对整个电路供电,所以改良版则用某一 I/O-pin加正或负的ESD 电压,其他所有I/O 一起接地,但是输入和输出同时浮接(Floating)。 DDVSS ESD Sas -cl) posmve-mcde (2) Nmgai-(op AMP)湖、胃畜 *稀滓cv膏卸理更Mffl-B惑 ESD渲再、11K漆郅湖)D*aK3T pin、舂 pin 脸叫 E
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