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实验名称：三人多数表决电路 学生姓名：班级： 学号:指导老师：同组人：成绩:一、实验目的及要求：1. 实验目的：(1) 熟悉利用QuartusII的原理图输入方法设计组合电路。(2) 学会对实验板上的FPGA/CPLD进行编程下载。(3) 硬件验证自己的设计项目。2. 实验要求：用与非门设计三人多数表决电路。(1) 要求所设计的电路有三个输入端：A、B、C(2) 一个输出端：Y(3) 要求对所设计的电路仿真。(4) 下载到实验板上。二、实验原理：根据三人多数表决的要求可知：输出Y = AB + BC + AC若用与非门进行设计，则对式右端进行两次取反即可得到下式：Y = (AB)(BC)(AC)由式易知整个电路由三个二输入的与非门和一个三输入的与非门 组成。三、实验步骤：1.原理图输入在Quartus II软件界面下，在.时文件中输入原理图如下：2.依次进行编译、综合、适配等步骤。3. 建立波形文件并对其进行仿真，其中功能仿真图形如下:& Masterllire Bai:1E35i -p|Poh:er6.9 nsInterval:-11 if n;Slarl:Eli其时序仿真图形如下:SloyuJ-占1Hod node：: Iirriin四、实验说明：时序仿真相比功能仿真更符合实际，输出端会有一定的延时。
