三输入与或门设计.docx

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1、.一 心 .完整word版）三输入与或门设计集成电路版图设计实验（一）:三输入与或门设计.设计目的1、掌握使用Ledit软件绘制基本的元器件单元版图。2、掌握数字电路基本单元CMOS版图的绘制方法，并利用CMOS版图设计简单 的门电路，然后对其进行基本的DRC检查。3、学习标准逻辑单元的版图绘制。二.设计原理（）设计步骤：1、设计参数设置：包括工艺参数设置（理解Technology Unit和Technology Setup的关系）、栅格设置（理解显示栅格、鼠标栅格和定位栅格）、选择参数设置 等2、布局布线：安排各个晶体管、基本单元、复杂单元在芯片上的位置，并且 设计走线，实现管间、门间、单元

2、间的互连。4、尺寸确定：确定晶体管尺寸（W、。、互连尺寸（连线宽度）以及晶体管 与互连之间的相对尺寸等（此次实验可以忽略）。5、版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位置。6、布局布线（Place and route）:给出版图的整体规划和各图形间的连接。7、版图检查（Layout Check ）:设计规则检验（DRC,Design Rule Check），能够找到DRC规则在版图的应用点。（二）设计目标：1、满足电路功能、性能指标、质量要求。2、尽可能达到面积的最小化，以提高集成度，降低成本。3、尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性.三.设

3、计内容用CMOS工艺设计一个三输入与或门F=A+ B*CZ进行基本的DRC检查。本次的实验作业旨在让同学通过亲身实践，对所学的CMOS集成电路设计有 一个更系统更全面的了解，并且通过软件的使用，达到将来参与电路设计工作的的 入门练习作用.五.部分设计规则描述设计规则是设计人员与工艺人员之间的接口与“协议”，版图设计必须无条件 的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应 引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。其中几何 设计规则通常有两类： 微米准则:用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对 尺寸。 入准则:用单一参数入表示

4、版图规则，所有的几何尺寸都与入成线性比例。设计规则分类如下：1. 拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离2. 入设计规则（相对值）：最小宽度w=m入、最小间距s=n入、最短露头t=l入、 离周边最短距离d = h入（入由IC制造厂提供，与具体的工艺类型有关，m、n、l、 h为比例因子，与图形类形有关）. 宽度规则（width rule ）:宽度指封闭几何图形的内边之间的距离。最小亳度+1苟度1.宽度规则 间距规则(Separation rule ):间距指各几何图形外边界之间的距离。同一工艺层的间距(spacing)不同工艺层的间距(separation)2.间距

5、则 交叠规则(Overlap rule)交叠有两种形式：(1) 一几何图形内边界到另一图形的内边界长度(intersect)(2) -几何图形外边界到另一图形的内边界长度(enclosure)Intersectenclosure3. 交&规则 因为物理结构直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能 的硅区，所以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切.另 一方面，逻辑门精密的版图设计需要花费很多的时间与精力。这在按照严格的限制 对电路的面积和性能进行优化时是非常需要的。但是，对大多数数字VLSI电路的设 计来说，自动版图生成是更好的选择（如用标准单元库，计算机辅

6、助布局布线）。 为判断物理规范和限制，VLSI设计人员对物理掩膜版图工艺必须有很好的了解。因 为物理结构直接决定晶体管的跨导、寄生电容和电阻,以及用于特定功能的硅区所 以说物理版图的设计与整个电路的性能（面积、速度、功耗）关系密切.CMOS逻 辑门掩膜版图的设计是一个不断反复的过程。首先是电路布局（实现预期的逻辑功 能）和晶体管尺寸初始化（实现期望的性能规范）。绘制出一个简单的电路版图，在图 上显示出晶体管位置、管间的局部互连和接触孔的位置. 部分MOS版图设计规则MOSIS版图设计规则（步骤举例）规则编号内容有源区规则人规则R1有源区最小宽度3人R2有源区最小间隔多晶硅规则3XR3多晶硅最小

7、髭度24R4多晶理最小间隔R5有源区上多晶硅层最小概极延伸R6多晶稼与有源区边缘最小间隔（有源区外多晶硅）IXR7多品硅勺有源区边嫁最小间隔 右源区内笏晶硅）金属规则3氏R8金漏层最小宽度R9金属层最小间隔3AmoR10多晶荏接触孔尺寸2XR11多晶硅接触孔最小间隔2XR12多晶史接触孔到多晶硅边缘最小间隔aR13多晶谜接触孔到金属边缘最小间隔nR14多晶硅接触孔到有源区边缘最小间隔3XR15有SB区接触孔尺寸2XR16同一有源区上接触孔最小间隔2%R17有源区接触孔到有源区边缘最小间隔IXR18有源区接触孔到金属层边缘最小间隔IXR19有源区接触孔到多晶硅边缘最小间隔3XR20不同有源区上接

8、触孔的最小间RS6X有了合适的版图结构后，就可以根据版图设计规则利用版图编辑工具绘出掩膜 层.这个过程可能需要多次反复以符合全部的设计规则，但基本布局不应有太大的改 变.进行DRC （设计规则检查）之后，就在完成的版图上进行电路参数提取来决定 实际的晶体管尺寸，更重要的是确定每个节点的寄生电容.提取步骤完成后，提取工具 会自动生成一个详细的SPICE输入文件.在就可以使用提取的网表通过SPICE仿真 确定电路的实际性能，如果仿真出的电路性能（如瞬态响应时间或功耗）与期望值不 相符，就必须对版图进行修改并重复上面的过程.版图修改主要是对晶体管尺寸中的 宽长比进行修改。这是因为管子的宽长比决定器件

9、的跨导和寄生源极和漏极电容。 为了减小寄生效应，设计者也必须考虑对电路结构进行局部甚至全部的修改。 版图设计流程图：版囹完成设计流程六.设计过程分析（一）绘制版图前分析： P型MOS管必须放在n阱区。 PMOS的有源区、n阱和n +区的最小重叠区决定n阱的最小尺寸。 n+有源区同n阱间的最小间距决定了 nMOS管和pMOS管的距离。 通常，将nMOS管和pMOS管的多晶硅栅极对准，这样可以由最小长度的多晶硅线条组成栅极连线.在一般版图中要避免出现长的多晶硅连接的原因在于多 晶硅线条过高的寄生电阻和寄生电容会导致明显的RC延时。 版图的最后一步是在金属中形成输出节点VDD和GND接触孔间的局部互

10、 连。 版图中的金属线尺寸通常由金属最小宽度和最小金属间距（同一层上的两条 相邻线间）决定. 为了得到合适的偏置，n阱区必须也有一个VDD接触孔。每当有源区被 nSelect包围时就形成 n+，每当有源区被pSelect包围时就形成p+。每当多晶穿 越n +区时就形成nFET，每当多晶穿越p +区时就形成pFET。若无接触孔（有源 区接触、多晶接触、通孔），n+、p+、多晶硅、各层金属即使相互交叉，也不会形 成电连接。设计步骤大体和COMS反相器差不多，只是过比CMOS反相器复杂， 需注意各层之间的连接关系。（二）电路图与欧拉路径五。欧拉路径图示图VDDGND.VDDF = A+BCGND，六

11、。F=A+BXC电路根据电路图和画的欧拉路径图，将输入选择为C、B、A的顺序，由图五的欧拉 路径图,可以得到有源区连续的版图，节约版图面积。（三）三输入与或门版图绘制的步骤概述1、打开 ledit 软件，新建 new layout，通过 file 中的 replace setup 选择 lights.tdb 文件，使用里面的参数设置来绘制版图。2、在P衬底上绘制有源区，再画N select,将有源区包裹住，进行设计规则检查。3、在有源区上绘制4条多晶硅,宽度为最小尺寸.三条是MOS管的，一条是反相器 的.需满足最小尺寸要求和伸展出有源区一定的距离。进行设计规则检查无误后，这 样就形成了 MOS

12、管的源漏.4、绘制GND,将需要接地的晶体管的有源区打接触孔，通过metal1接地，可知A 管的源端、C管的源端、反相器NMOS的源端需要接地,A管和反相器N管共源接 地.需要满足金属包裹接触孔、接触孔离有源区的边界、接触孔离多晶的距离，金属 的最小尺寸等设计规则。5、上述步骤将NMOS基本绘制完成。下面绘制PMOS，首先绘制N well，再在 N well中绘制P select，然后再绘制Active层。将N管的4条多晶拉伸，公用栅 极，伸展出P有源区2微米，这样就形成了 Pmos的源漏区，进行设计规则检查。6、绘制VDD。根据电路图知道A管的源极和反向器PMOS的源极需要接电源， 两个管子

13、共源，在有源区打接触孔，通过金属线连接至电源端。需要满足金属包裹 接触孔、接触孔离有源区的边界、接触孔离多晶的距离，金属的最小尺寸等设计规 则。7、上面的步骤基本完成了 MOS管的绘制，之后就是连接和信号输入输出问题了. 将PMOS中B管和C管的漏端与NMOS中的A管和B管进行连接，连接时通过 在漏端打通孔，通过Metal2进行连接，这样就得到了最终输出的反向结果，再通 过Metal2连接到反相器的栅极，进行设计规则检查。8、由电路图可知,PMOS中A管的漏端是和B管、C管的源端连接的，所以在有源 区打接触孔，通过Metal1连接。进行设计规则检查。9、将A、B、C信号加到PMOS和NMOS的

14、栅极，在多晶硅上做多晶硅接触，连 Metal1，再通过通孔连接Metal2接入信号。需要满足各种间距规则问题，进行设 计规则检查。10、做NMOS和PMOS的衬底接触，进行设计规则检查。11、将反相器的NMOS和PMOS的漏极通过Metal1连接，在Metal1上打通孔 连接Metal2将最终的输出引出，进行设计规则检查.通过以上的11个步骤，综合布局布线，设计版图、输入输出如下图7所示通过DRC检测没有错误。7。绘制的F=A+BxC版）版图评价1、绘制之前，找到了欧拉路径，将输入选择为C、B、A的顺序，使得绘制的版图 NMOS和PMOS都能够共用有源区，节省了版图的面积.2、版图的绘制都是一

15、步一步按照设计规则卡出来的，使得有源区面积小，使用了（完整word版）三输入与或门设计 最小尺寸的多晶硅和金属连线。3、在最小面积的有源区上，尽可能多的做了接触孔，减小接触电阻.4、通过使用Metal2，减小了布线间距，节省了面积。5、通过共用有源区、共用金属至地和电源的连线，也减少了有源区面积和连线长 度。6、将nMOS管和pMOS管的多晶硅栅极对准，利于工艺上的加工，这样可以由 最小长度的多晶硅线条组成栅极连线，这样做可以降低RC延时。七、总结这次版图设计我做的是F=A+B大C的设计，通过这次L-edit软件的训练，对 所学的CMOS集成电路设计有一个更系统更全面的了解，初步的掌握了 L-edit软件 的基本操作方法，并能够独立的运用该软件设计版图，灵活的根据设计规则要求绘 制版图，熟悉了电路的结构，我想这对我今后学习或者工作大有裨益，今后，我要 更多的运用该软件，达到熟练掌握的目的,在我们锻炼动手能力的同时，学到更多的 有关专业知识。在我做集成电路版图设计过程中的困难之一是分不清楚集成器件的 工艺层次结构。使用L-edit软件设计版图设计的过程中，对于工艺部分的尺寸调节 这个环节是个相当繁琐的工作，通过此次上机，熟悉了设计规则，熟悉了器件的工 艺层次结构，受益匪浅。