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1、高速电路与系统互连设计中信号完整性(SI)分析(之1-20：高速互连与信号完整性的关系),Interconnect 设计&SI 分析物理互连(Interconnect)包括：芯片内、外连接；PCB内、外连接等。信号完整性(SI，Signal Integrity)，是指信号电压(电流)波形的完好程度。高速条件下的不当互连设计破坏了信号完整性。,正是信号完整性引出了发生在我们身边的深刻变化。面对下列事实，需要想一想：为什么计算机配置中用USB2.0接口取代了打印机并口？为什么新的FPGA芯片中增加了RSDS(降低摆幅差分信令)、LVDS(低压差分信令)模块及接口设计？什么样的接口更适合严酷的实时图
2、像信号采集与传输？是USB还是IEEE1394？是1394a还是b?高速系统设计的瓶颈是什么？是否需要检讨我国过去对信号完整性的研究和应用的现状？,SI对国内是既生疏又熟悉。原先对付干扰、噪声的“三大法宝”是：接地、滤波、屏蔽，显得非常感性和粗放，已经严重落后。现在对SI量化和细化的研究逐渐呈现出浓厚的热情，已经有了一定的基础。电子设计师需要普及SI知识，了解高速电路互连的SI机理，掌握SI分析与互连设计。近期翻译出版四本译著：信号完整性分析、数字信号完整性、抖动、噪声与信号完整性、芯片及系统中的电源完整性建模与设计,0.0 信号完整性含义英文中的人格完整性（personalintegrity
3、）,指正直、忠诚、完美。中文没有，但可以对“完整”这一词义加以类比。其他还有电源完整性、数据完整性、电磁完整性。热完整性等。信号完整性（SI），是指信号电压（电流）完美的波形形状及质量。由于物理互连造成的干扰和噪音，使得连线上信号的波形外观变差，出现了非正常形状的变形，称为信号完整性被破坏。信号完整性问题是物理互连在高速情况下的直接结果。信号完整性强调信号在电路中产生正确响应的能力。,广义信号完整性(SI)泛指由各种信号、数据、电源互连线引起的所有电压、电流不正常现象，包括：噪声、干扰、时序抖动、数据传输等。狭义的信号完整性，是指信号电压(电流)波形的形状及质量,主要包括反射和串扰。物理互连将
4、其上面的信号波形变差(退化)，出现了非正常形变，称为信号完整性被破坏。噪声可以转化为抖动，见DSI2.65式。信号完整性退化是物理互连设计不当又工作在高速环境下的直接后果。,0.2 互连的范畴所有电子产品都可以解释为元器件及其互连。说到底，都可以看作是靠不同层次下互连“编织”成的作品。物理互连（Interconnect）包括四个层次：芯片内连线、芯片封装、PCB及系统互连。它们决定高速信号、数据和电源质量。三个高密度载体为：芯片系统SOC、板级系统SOB、封装系统SOP。各层次真实的互连线有：芯片内各种连线及孔、压焊点、封装引线、引脚；PCB板的线接头、线条、过孔、接插件；各种连接电缆。此外，
5、还涵盖各种无源元件；电阻、电容、电感；以及介质、基板、屏蔽盒、机箱、机架等。而各个层次的器件则另当别论。把它们看作驱动源和接收器宏模型。,图0-0 五种PCB及系统级中的互连线条形式,电路图给出元器件及其互连关系。而同一个网络，电属性相同，其互连拓扑关系可能如下：点到点；星簇(star cluster)是每个器件通过长度相等的传输线连接到中心节点上；菊花链(daisy chain)是一条长传输线从每个器件附近经过，器件通过短桩线连在主传输线上。,点到点近、远端簇菊花链周期性加载,图0-1 单个网络的各种互连拓扑情况,图0-2 高速IEEE-1394视频采集系统,物理互连本身的电阻、电容、电感和
6、传输线效应影响了系统性能。SI分析一书的作者Eric将后果归结为四类SI问题：反射(reflection)；串扰(crosstalk)；电源轨道塌陷(rail collapse)；电磁干扰(EMI)。此种划分系一家之言！该书属入门读物，后两种涉及不深。,图0-3 四种信号完整性问题图解,图0-4 实际互连的阻抗不匹配示例，多分支更是如此,图0-5 振铃曲线，是由于阻抗不匹配造成的反射所致,图0-6 PCB 板上单线条接有源端串接电阻40(红色)、无源端串联端接电阻(蓝色)负载端不同的电压信号,串扰(crosstalk)是指在两个不同的电性能网络之间的互作用。发出串扰的一方称为Aggressor
7、，而被干扰的网络称为Victim。通常，每一个网络既是Aggressor，又是Victim。,图0-7 互连线的远端和近端串扰情况,电源噪声主要指同步开关噪声(SSN)。地弹是返回路径中两点之间的电压，它是由于回路中电流突然变化而产生的。当流经接地回路电感上的电流变化时，在接地回路导线上产生的电压称之为地弹。电源分布系统(PDS)中轨道塌陷，是指由于地/电源网络中阻抗上的压降引起末端受供电器件端的净电压不足或过高。,图0-8 三种电源噪声和地弹情况,图0-9 PCB的EMI情况,有损传输线引起数据完整性(DI)问题,有损传输线引起上升边退化，从而引起符号间干扰或ISI，进而形成抖动，造成所谓的
8、数据不完整问题。当频率大于1GHz时，介质损耗的增长与频率成正比，而导线损耗与频率的平方根成正比(注意此处的自变量为频率)。FR4的介质损耗危害程度示例：当传输10inch后，上升边将增加到100ps。,图0-10 由于有损线造成的上升边退化,SI的四种分析、描述手段和途径,经验法则；解析近似；数值仿真(有场和路两种途径)；实际测量。,SI仿真用软件,SPICE（侧重IC的仿真程序）Mentor公司：HyperlynxCandence公司：SigXP（SigXplorer）Agilent公司：ADSAnsoft:HFSS（高频结构仿真器）、SI2D,0.5 信号完整性测量技术 测量高速互连的三
9、种主要仪器,阻抗分析仪；矢量网络分析仪(VNA)；时域反射仪(TDR)。,阻抗分析仪：频域,正弦电流源+电压表(直接测)；矢量网络分析仪(VNA)：频域,电压源电压表(间接测)；时域反射仪(TDR)：时域,信号源示波器(间接测)。,图0-11 同一个信号线其返回路径变更的示例：信号线从1穿过电源2、地平面3到达4。返回电流经由电源、地平面间的容性耦合，从第3层跳到第2层。,0.8 高速互连设计初步高速互连是信号不完整的直接根源。为此，必须针对性设计互连的结构与参数；尽可能在全面系统级仿真之后再做硬件实现。解决信号完整性问题，只能采用新的设计方法学和新的策略，新技术的内涵是：采用分析工具与技术，
10、对芯片和系统按规则设计、建模仿真及辅助测量。在制造事先加事后，完成对信号完整性的设计和验证。,目前通信中采用并串/串并转换(SERDES)实现高速数据传输行之有效。时钟信息被嵌入到比特流中，从数据流中再恢复时钟和数据(称为CDR,Clock&Data Recovery)。采用Serdes的效果是降低了PCB板布线密度；又提供了点对点的连接；免除了容易出问题的时钟树。最高数据率已经可以达到10Gbps。在每个转换端口需要10万个以上的晶体管来实现有效的串并/并串转换及对抗信号变形失真的预加重有源均衡和传输线中的RC无源均衡技术。,图0-12 芯片内对抗线间串扰的屏蔽措施剖面说明,图0-13 为了减小电感，实际PCB去耦电容过孔的安装情况,图0-14 去耦电容消除地弹，仍不如芯片内去耦,图0-15 电缆外加装扼流圈防止EMI,
