二分频电路实验报告.docx_三一办公31ppt.com

资源描述

《二分频电路实验报告.docx》由会员分享，可在线阅读，更多相关《二分频电路实验报告.docx（17页珍藏版）》请在三一办公上搜索。

1、实验二1.原理图输入设计分频电路一、实验目的：用D触发器设计一个2分频电路在此基础上，设计一个4分频和8分频电路。二、原理说明：用D触发器设计一个2分频电路，封装元件，串联元件可生成4分频和8分频电路。三、实验内容：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。四、实验环境：计算机、Quartus II软件。五、实验流程：用D触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个4分频和8分频电路，做波形仿真。六、实验步骤：1. 用D触发器设计一个2分频电路，封装元件，并做波形仿真。(1) 2分频电路原理图：(2) 综合报告:FLo

2、w 31 atusQiiHif s II VHt-sionQii N：=ini eSuccessful - Tue Nay 14 20:12:20 20138. 0 Build 215 05/2/Z008 SJ Full VersionT cipl eve! En 11 ty ILiiti etestlF ：!uriilyCyclone IIfist lining ryquircnyntslesTo 七:立 1 ogi c elemerit s1 / 4.&0S ( 1 % )T u t al coiTib i nat i。nal fuinz t i cil s1 / 608 ( 1 % )I

3、l e ii cate i logi c registers1 / 4.&08 ( 1 % )Tcitisl Tegist erz1Ti：t：al ji i nsZ / 39 ” % )T?t：al virtu=aJ. pins0T ci tai hi eTiury bi tz0 / 113, SOB CO%)EfTibeiided MllLt iplici- 9一bit ylemciLt s0/26 3 % )T-:-t：L TLLe0/2 D 曳)I1 evi c eEP2C5T144C6Timing ModelsFinal图1.2综合报告(3) 功能仿真波形图:VaJ_u& atD ps

4、100.0 nz1200.0 ns1300.0 ns1H却陪0 pw。ps|j_-0CLKTSB 01神1outB 1 111 111图1.3功能仿真波形图:时序仿真波形图:Hani 旦aliie at 0 ps3 pg100.0 姑皿 pnE300-,0 成400 .-1 ISJ_z-QcuauoutE CE 01_z 111111延时1 111 1时序仿真延时1时序溢111I1111 1111 11图1.4时序仿真波形图(4) 时序仿真的延时、最大工作频率、建立时间和保持时间的情况:Regi s tere d. fertc-rni =ltlc e j -tpd j I sii 口口 thS

5、lackRequired tcoActual tcoFromToFrom Clock1N/ANone6.371 nsinstoutCLKIN图1.5时钟至输出延时Clock:CLKINValueTainstClock period2222 nsFrequencyFlestricted ta 450.05 HHe图1.6最大工作频率(5) 封装元件:Mesti1 CLKIH outinut图1.6元件封装图2. 利用2分频电路元件设计4分频电路，并做波形仿真。(1) 4分频电路原理图：图2.1 4分频电路原理图(2)综合报告：Flow StatusSuccessful - TueMay 14 2

6、0:21:2&2013Qu：i-fuz II Vefsi onIevi el on N：euti eT up -1En 11 ty 1I：=uti eF：mi ilyMet timiiLg rpquirenerLts8. 0 Build 215 05/29/2008 SJ FuLl t e 5 114 t e e 114Cycl-jns ILYesVrsi-jnTot al Logie elem ents2 / 4,608 1，X )T ij t：=il eijrib irLi+iij n=il fime + i cns2 / 4, BOS C 1志JIledi cat e d Lo gi c

7、 regi e tersTot al re st ersTot al pinsTot al Yixtual pins2 / 4/60S 1，22/89 ( E0I )Total Tieniory bitsEmb edded Filul tipi i er 9-tn t elenient eTot al PLLs: eT i. m i ng Mu dels0 / 119,808 ( 0 *、 0/26 ( 0 % 0/2 口 % ) EF2C5T144C& Final图2.2综合报告(3) 功能仿真波形图:Value at】PSSO. 0 ns1孙,p心400. 0 ns11鬲1730. a U

8、S_0emuB 01111111111111111111IlliIllinIlliIlliIllitill 1111IlliIlliIllitailiiiiiiii 11111IIIIIIIIIIIIIIIIIIIIIIIIIIII_/1OUTB 111II11111IlliIlliIlli11111Illi11111厂 i L i i i i i i i i i IIII 1 1 1 1 1 1 1 1 1 IIII i 9 i 1 8 S i B 81111111111111111111111111111 i111IlliIlliIlli 1 1 1 1 1 Illi 1 1 1 1 1

9、ii i i iIII! SI 8S8ITIJ STT J 8181 ii 1 1 1 1 1 1 1 1 1 1 1 1 1 1 I 1 1 1 1 1 1 1 1 I tail til i i ill i ill i ill i i图2.3功能仿真波形图时序仿真的延时、最大工作频率、建立时间和保持时间的情况:Re gi st er el F er fijrm iiinz e tp itsutcoUh | Cue tom IlcliyEClock: |CLKINValueTotest1:in3t1 linstClock period2.222 nsFrequencjJRestricted t

10、o 450.05 MHz图2.5最大工作频率CustcrriR巳gistored Ferfurn宅SlackRequired tcoActual tcoFromToFrom Clock1NMNone7.442 n?test1;inst1 linstOUTCLKIN图2.6时钟至输出延时3. 利用2分频电路元件设计8分频电路，并做波形仿真。(2) 综合报告:71 OW St：k+UEEjii：=ii_ tus II Ver ei onTluvI si on NjutipSuccsssEul - Tus May 14 20:29:45 20138. 0 Build 215 05/29/2008 S

11、J Full Version testlSTop-level Enti +y IT：=inietestlSFamilyCycl one IIMe + + i m i ng requir Him HintslesTotal logic MlemerLtz3 / 4,608 ( 1 % )T 口 t ：WL c omb i nat i mil fimc t i 口 r.3 / 4, 608 ( 1 % )Dedi cated logic registerz3 / 4,608 ( SU3.0IrijlnLO*.e_01 :_| HS.&图1.2模60的计数器原理图（2）综合报告：Flow Statu

12、sQu：xrtus II Yer si onSue cessJ.-腿d May 15 13:03:32 2013S. 0 Build 215 05 挖9 眨 68 SJ Fvll Vers ion5 l on N：=lti eteztZTupL 巨(忸 1 En + i ty Wsjti 巨t&st2F ：=jti i lyCyclone IIMet t i. m i ng r equi r eTie nt eHeTotal Logic element513 / t 608 ( 1 % )To tai c onib i nat io naL func t i ons13 J 1 608 ( 1

13、 % )Beili cate d. Lo gi c regi e tersB / 4, GOB 1 % )Tot all re fri z+ er zBTot以 pin;11 / S3 ( 12 筒)Total virtual pinz0Total rriHni-ry hits / 119,808 口 )Emb edd-tsil Mui +1 pl 1 er 9-bi t el en erit e0/26 ( 0 % )To+ aJ. FLLe0/2 3 氛)IleviceEF2C5T144C6Timing ModeleFinal图1.3综合报告(3)功能仿真波形图:YaLui2E.EE:E

14、: : : :.(.： :： : :：.： ;: :G:5； ( : 1 j.5 S 1【7)t 3 土日*.己#3Cy2#3)K 4 ),._ I汤箱出心削错误_x iz 11!11IIlli图1.5时序仿真波形图结论：时序仿真失败，高位无输出，低位进制错误。(4)时序仿真的延时、最大工作频率、建立时间和保持时间的情况:ValueFrom7430:inst1|11To7430: i nstl |7_e m ul atedClock pericd11.570 nsFrequency56.43 MHz图1.6最大工作频率Re 目istered. Per f orm：=hlce tpH| + z

15、u| t c o| th| Cu.Clock:湖200301B0J54)100400454)0.5W)SlackRequired P2P TimeActual P2P TineFromTo1NZANoneG.4-04 nsclkslCO2N/ANone6.357 n?clkalSH33N/ANone5.861 nsclkalSHOoe Delays |图1.7引脚至引脚延时SlackRequired ts：uActual tsiiFromToTo Clock.1 1皿None1.237 nsclkal7490: instl 111clkal2NMNone-1.S22nsclkal7490: i

16、nstl |7_emulatedclka3N/ANone-5.214 nsclkal7490; instl 111临JLegi er ed F ertorrn：diLce tpd七三口t co th Custufri Delays图1.8建立时间Minimurm Slack.Required thActual thFromToT o Clock.1NMNone5.444 n?clkal7490;inst1111clka2NMNone2.052 nsclkal7490:inst1 |7_ermulatedclka3MMN one1.527 nsclkal7490:inst1111clka!Eeg

17、isterad Ih：i-tQrm：=iiLce tpd tsu t3 th C-ustum Delays图1.9保持时间SlackRequired tcoActual tcoFromToF rcirn Clock1NMNone14.091 ns74S0;in5d|11SH3clka2N/ANone14.011 ns7430:inst1|11COclka3N/ANone13.943 ns7490:inst1|145H3clka4NMNone13.S63 ns7490:inst1|14COclka5NMN one13.468 ns7490:msH|11supclk-a6NMN one13.320

20、0 ns7490:in3t1|14SHRclkal22NMNone8.119ns7430:inst1|115H1clkal23NMNone7.77G ns7490:inst|19COclka24MMN one7.076 ns7490:mst|19SL3clk-a25NMN oneG. 965 ns7490:msH7COclk-a| 26In加None5.690 ns7490:instl7SLfOl clkaRee tered P Hrtcirrri：=irLce + pd + eu t 眼 th Custom D&1 ays图1.10时钟至输出延时(5)封装元件:rtesCiclkal5L3.

21、C：iclkaSH2,.C：1 :DOj13 i回图1.11元件封装图2. 用Quartus II的原理图输入方式，将7490连接成模12的计数器，进行仿真，并封装元件。(1)模12的计数器原理图：I zx r ：:：:：:74907490SET9ASET9E QACLRA QBCLRB QCCLKA QDCLKB1i尹COUNTERSET9ASET9BQACLRAQBCl RRQCCLKAQDCLKBhourhfDInstipOUNTER(2)综合报告:Flow StatusSucre 55fijl -Tue May 14 21 ：05：31Z013Qii：-LrtiiE II Ver si

22、 on8.0 Build 215 05/2/2008 SJ FullVer si oilRhvi si onteSt212Ti：ip-_eve_ EtlIi tytest212F ：=ltti i LyCyclone IIMs t ti riingnntsNoTotal Ingi c elenents6 / 4,608 1 )Total combinati onal uilctions6 / 4,608 ( 1 % )Dt：d.ie4+ nd logi c v巨苴iwtuEw5 / 4,608 1 % )To t：=il regi e ters5To t ：=J_ pins9 / S9 ( 1

23、0实)T?t =1L virtual pins0To t：=lL TiHTiLiry bi ts0 / 119, 806D备)Embedied Multiplier 9一hit elements0/26 ( 0 ? )I o t ：1 FLLe0/2 口冬)DeviceEP2C5T144C6T i rri i np; Mo delsFinal图2.2综合报告（3）功能仿真波形图:Vsl UpPS100.0 ns i200.0 ns i300 ,0 ns400 ,0 尽500,ns600-,D nsu I口 rsJ_uclka_bjI_11_1 _1_1 _1 -J _1_11_C/1+j H

24、T.ir i(n )t 1T X R )(X n : 1C6国HHu i;I-!111IJ111Xr图2.3功能仿真波形图LB：=uneValue0 C5clkaB i*+1 HLU 1 HHU 1时序仿真波形图:psICO. 0 ns2D0. 0 ns300.0 ns400.0 ns500.0 ns600.0 nsLIDO)0C时序仿真延时毛刺图2.4时序仿真波形图（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况：Clock; |clka250200 彼 3MValue15035CFromTo7490: inst|1 9100400Clock period2.380 ns5045

25、0o HiFrequencyRestricted to 420.11 MHz图2.5最大工作频率Rt：rL s tHji-t=l P&r torm ：=irLcetpd| +Ell: tWth| Cnistom Dt:l：iYE SlackRequired tcoActual tcoFromToFrom Clock.1N/ANorie9.225 ns7490:inst|14HL2clka2N/ANane6.41 Ons您E相111HL1clka3N/ANone8.241 ns7490:in3t1|7HH0clka4N/ANorie7.472 ns7490:inst|19HL3clka5N/AN

26、one5.679 ns74如;in剧7HLOclka图2.6时钟至输出延时（5）封装元件:1est212clka HL3.C：I图2.7元件封装图3. 利用以上两个元件设计数字钟电路，进行仿真:(1)数字钟电路原理图：(2)综合报告:图3.1数字钟电路原理图TIwn StitesSuccessful - Tue May 14 1;5;432013fju：in_ t II Ver si onJieYi z i cn N：=uti eTupleYel Entity Kain口FamilyMet 11mins r equi rementeTotal Logi c elerri ent eT n t

27、：d. q q ml1 i ria-t i ltl . fMLC t i 叩nwIlnili cated Logic r egi stersTotal registersTotal pi nsTotalLrtuaJ. pi nsTotal memcry In t smb s dd已 1 Mui t i pl i 唱匚 9一b i t 巳L r m Hint mTotal FLLzIl 巨Tri ceTifTiiiig Modl e8. 0 Build 215 05/29/2008 SJ Full test22 test22Cyclone IIHo34 /4, BOS(1)34 /% 6QS(1

28、%)21 /1 608(1lltiiiiiiiiaiiiai1111111I11I1111111111111111111i1111111111111111I1111111111I11I1111111111111111111i1111111111111111I111CLIU 10 ILU 1OsH SHU :frr.,! ! ! ! ! ! ! ! ! ! ! MLvl30 l?LU 1I II ii I I I lI t I I I I i I I I I i II I I I Ii II I IJ i II II iI i II iI l I I i I i I0 VHu :iiinriL

29、11111111 D111111 D 1111 D 1111111111jU】L1J 1；i i i i i i i i i i i i i i i i i i i i i i i i i i 00 FHU 1i-_Iiil1 h图3.4时序仿真波形图结论：时序仿真失败，SH, ML, MH, ML, HL, HH输出均发生错误。（4）时序仿真的延时、最大工作频率、建立时间和保持时间的情况： Regi iter ed Performance tpd tsu tco th Custom Delays |Clack: | clka2250 制初网Value1 即35Fromtest212:inst1|7490:inst|11100400Tolest212:inst1|7490:inst|19Clock period2.437 ns54)450Frequency410.34 MHz0|- 500图3.5最大工作频率Re er el Per fcrm ：=lTlc& tpd fsii I tco th Cue + orri Delay!SlackRequired

展开阅读全文