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1、芯片制造流程,基本过程,晶园制作Wafer Creation芯片制作Chip Creation后封装Chip Packaging,第1部分晶园制作,1.1 多晶生成,Poly Silicon Creation 1目前半导体制程所使用的主要原料就是晶园(Wafer)，它的主要成分为硅(Si)。富含硅的物质非常普遍，就是沙子(Sand)，它的主要成分为二氧化硅(SiO2)。沙子经过初步的提炼，获得具有一定纯度的硅，再经过一些步骤提高硅的纯度，半导体制程所使用的硅需要非常高的纯度。接着就是生成多晶硅(Poly Silicon)。,Poly Silicon Creation 2采用一种叫做Trichl
2、orosilane的物质(SiHCl3)作为溶剂，氢气作为反应环境，在钽(tantalum)电热探针指引下，经过初步提炼的硅形成晶体。这种过程需要多次，中途还会用到氢氟酸(HF)这样剧毒的化学药品，硅的纯度也随着这个过程而进一步被提高。最后生成多晶硅的硅锭。,Poly Silicon Creation 3,1.2 单晶制作,Crystal Pulling 1多晶硅硅锭中晶体的晶向是杂乱无章的，如果使用它来制作半导体器件，其电学特性将非常糟糕，所以必须把多晶硅制作成单晶硅，这个过程可以形象地称作拉单晶(Crystal Pulling)。将高纯度的多晶硅碾碎，放入石英坩埚，加高温到1400C，注意
3、反应的环境是高纯度的惰性气体氩(Ar)。精确的控制温度，单晶硅就随着晶种被拉出来了。,单晶 分类,单晶分为 直拉单晶和区熔单晶两种直拉单晶由多晶碎料在石英锅内融化后由子晶拉制而成。集成电路用得芯片多由这种方法拉制的单晶加工而成。区熔单晶由多晶棒悬空，经过电圈加热至融化状态，接触子晶而形成单晶。这种单晶特点电阻高，纯度高，多用于IGBT等放大电路,Crystal Pulling 2,Crystal Pulling 3,制作完毕的单晶硅按照半径的大小来区分，目前正在使用的有：150mm(6)200mm(8)300mm(12)正在发展的有：400mm(16),1.3 晶园切片,Wafer Slici
4、ng单晶硅具有统一的晶向，在把单晶硅切割成单个晶园(Wafer)的时候，首先要在单晶硅锭上做个记号来标识这个晶向。通常标识该晶向的记号就是所谓Flat或者Notch(平边、凹槽)。,6 Wafer6的晶园通常采用所谓“平边”的方法来标识晶向。8 Wafer8的晶园采用Notch。12,16,Wafer采用Notch，为什么呢？猜想。,1.4 晶园抛光,Lapping&Polishing切片结束之后，真正成型的晶园诞生。此时需要对晶园的表面进行一些处理抛光。主要的步骤有以下几步：机械研磨(使用氧化铝颗粒)蚀刻清洗(使用硝酸、醋酸、氢氧化钠)Wafer抛光(化学机械研磨，使用硅土粉)表面清洗(氨水
5、、过氧化氢、去离子水),1.5 晶园外延生长,Wafer Epitaxial Processing经过抛光，晶园表面变得非常平整，但是这个时候还不能交付使用。半导体工业使用的晶园并不是纯粹的硅晶园，而是经过掺杂了的N型或者P型硅晶园。这是一套非常复杂的工艺，用到很多不同种类的化学药品。做完这一步，晶园才可以交付到半导体芯片制作工厂。,第2部分芯片制作,2.1 氧化层生长,Oxidation Layering氧化层生长就是在晶园表面生长出一层二氧化硅。这个反应需要在1000C左右的高纯氧气环境中进行。,2.2 有关Photo,什么是Photo？所谓Photo就是照相，将光罩的图形传送到晶园上面去
6、。Photo的机器成本在半导制程中，Photo是非常重要的一个环节，从整个半导体芯片制造工厂的机器成本来看，有近一半都来自Photo。Photo是半导体制程最主要的瓶颈Photo制约了半导体器件线宽。,光罩制作Mask CreationPhoto的工作和照相类似，它所使用的“底片”就是光罩，即Mask，通常也被称为Reticle。光罩就是一块玻璃板，上面由铬(Cr)组成图形，例如线条、孔等等。制作光罩需要用到Laser Writer或者E-beam这样的机器，非常昂贵(这一部分不算入Photo的机台成本)，一般需要专门的光罩厂来制作。光罩上的图形信息由CAD直接给出，这些CAD的信息(即半导体
7、芯片的设计)由Design House提供。,2.3 Photo的具体步骤,光刻胶涂布Photo Resist Coating 曝光Stepper/Scanner Exposure显影和烘烤Develop&Bake,光阻涂布Photo Resist Coating在Photo，晶园的第一部操作就是涂光阻。光阻是台湾的翻译方法，大陆这边通常翻译成光刻胶。光阻涂布的机台叫做Track，由TEL公司提供。,光阻涂布的是否均匀直接影响到将来线宽的稳定性。光阻分为两种：正光阻和负光阻。一般而言通常使用正光阻。只有少数层次采用负光阻。,曝光Exposure曝光动作的目的是将光罩上的图形传送到晶园上。0.1
8、3um，0.18um就是这样做出来的。曝光所采用的机台有两种：Stepper和Scanner。,左图是当今市场占有率最高的ASML曝光机。,Stepper和Scanner的区别步进式和扫描式按照所使用光源来区分曝光机g-Line 436nmh-Line 405nmi-Line 365nmKrF 248nmArF 193nmX-Ray(Maybe Not Use),显影和烘烤Develop&Bake曝光完毕之后，晶园送回Track进行显影，洗掉被曝过光的光阻。然后再进行烘烤，使没有被洗掉的光阻变得比较坚硬而不至于在下一步蚀刻的时候被破坏掉。,2.4 酸蚀刻,Acid Etch将没有被光阻覆盖的薄
9、膜腐蚀掉，是酸蚀刻的主要任务。蚀刻完毕之后，再将光阻洗去。,酸蚀刻要使用到多种酸剂，例如：腐蚀SiO2需要用氢氟酸(剧毒无比的东东)；去除光阻需要用到硫酸。,2.5 清洗甩干,Spin Rinse Dry晶园本质上是一种类似于玻璃的东西，很脆、易碎。任何碰撞都将导致晶园碎裂，所以在半导体厂使用真空吸盘来抓取晶园。但是即便如此，在防止了晶园碎裂导致的细小颗粒之后。仍然必须对晶园做经常性的清洗，以防止细小颗粒残留在晶园的表面上。,几乎在每一步的操作后，都需要对晶园进行清洗。清洗晶园采用的物质通常是：DI Water(去离子水)用于清洗。高纯度的氮气，用于吹干晶园。,2.6 等离子体浴,Ashing
10、等离子体浴通常在蚀刻之后去除残留在晶园表面的光阻。,对于不同层次的光阻移除，采用的等离子体是不一样的。例如：硅、硅化物、金属导线等等。另外，在去除光阻止后，通常还需要有一步清洗，以保证晶园表面的洁净度。,2.7 金属蚀刻,Metal Etch金属蚀刻用于制作芯片中的金属导线。导线的形状由Photo制作出来。这部分工作也使用等离子体完成。,2.8 薄膜生长,金属沉积Metal Deposition铜制程沉积Copper Deposition化学气相沉积Chemical Vapor Deposition,Metal Deposition一般来说，采用Physical Vapor Depositio
11、n(PVD；物理气相沉积)的方法制作金属薄膜。这里面的金属薄膜包括：Aluminum(铝),Gold(金)and Tungsten(钨)。,金属层用于在半导体元器件中制造通路，当然，离不开Photo的配合。,Copper Deposition通常，半导体器件中的导线采用的是铝。铜导线比铝导线具有更多的优越性。铜导线电阻比铝导线小40%，这样采用铜导线的器件要快15%。铜导线不易因为ESD而导致器件破坏。它能够承受更强的电流。,采用铜导线的困难：当铜和硅接触的时候，会在硅中发生非常快速的扩散。这种扩散还将改变制作在硅上面半导体三极管的电学特性，导致三极管失效。IBM最终克服了这些困难(Damas
12、cene)：采用先做绝缘层，再做铜导线层的方法解决扩散问题。在制作铜导线层的时候，IBM采用一种铜的多晶体，进一步限制铜在硅中的扩散。,Chemical Vapor Deposition化学气相沉积(CVD)，和PVD相比较，主要是在沉寂薄膜的时候还伴随着化学反应的发生。针对不同的薄膜，要采用不同的化学物质来做化学气相沉积。,2.9 离子注入,Ion Implant和前述的制程不一样，离子注入不制作出新的层次，它仅仅改变晶园上某个区域的电学特性。变为P型或者N型半导体。,离子注入制造PN结，半导体中最基本的单位。改善三极管集电极和发射极之间的导通性。,2.10 总览制作过程,芯片是一层一层做出
13、来的：元器件、导线、连接孔、,第3部分后封装,3.1 电性测试,Probe Test电性测试半导体芯片制作工厂交付使用的产品是晶园本身。在出货之前，需要对晶园上的每一个芯片做电性测试。良率通常晶园上的芯片不会每一个都是可以工作的，测量所得的“可用芯片数/总芯片数”之值就是所谓“良率”(Yield)。通常只有良率达到一定值时才可以出货。由于这种测试使用探针，所以又被称为Probe Test(探针测试),Introduction of the Semiconductor Packages and Assembly,Assembly Processes(2),3.2 晶园切割,Wafer Die C
14、ut在晶园电性测试之后，出货到封装厂，后封装的工作真正开始。封装厂会将晶园切割成一个个小的芯片，由于在晶园上留给封装厂切割的空间只有80um，所以这也是一项非常精细的工作。然后需要把电性不良的芯片排除在外。,3.3 引线,Wire Bonding接着，封装厂会在切割下来的芯片上焊接上引线。这种引线的直径大约在人头发的1/3，约30um左右。引线接在芯片设计时留出的接线管脚上。任何引线之间的连接(Bridge)都将是致命的。,引线制作,3.4 封装,Packaging晶园切割、引线之后就是封装。封装之后，我们就见到了真正产品芯片。,The EndThanks!,Logic-Generic,Hig
15、h Voltage,0.18um1P6M,0.18um1P6M,0.35um2P3M,0.18um2P4M,Mixed Signal,BiCMOS,0.35um2P3M,0.25um1P5M,SMIC TJ FAB 7 Major Technology Offerings,0.16/0.15um1P6M,Available Technologies,DRAM/FLASH,0.16um4P3M,0.16um1P6M,0.18um2P3M,0.15um Process presentation,ZERO MARK,WAFER START&RS CHECK(P type 8 12 ohm-cm)ST
16、ART OX(350A/1100oC)WAFER MARK(Photo align),1.Pad oxide（降低Si&Nitride 之间的应力）110+-10A/920oC 45min dry O22.Nitride DEP（STI CMP 的阻挡层，厚度由photo决定）1625A/760oC,INITIAL OXIDE&NITRIDE DEP,SiON DEP 320AAA MASK AA etch SiN/Ox+Si etch(3800A,80 degree)PR STRIPH2SO4+H2O2(SPM:organic compound removal),AEI=0.24+-0.02
17、5,ADI=0.23+-0.02,STI ETCH,STI ETCH IMAGE,Liner OXSTEP-1:SPM+HFSTEP-2:APM+HPM(Si paticle&metal ion)1000C,DRY OX(150+-15A)HDP Gap FillHDPCVD OX 6100A(trench depth*1.1)HDPCVD OX RTA减少缺陷1000C,20sec,N2,HDP DEPOSITION,As-Deposited HDP Gapfill STI,The AR reticle algorithm is defined such that AR active 0.8
18、0 um will be open during AR mask but with 0.20 um downsize on each side of the active.As AR resist opens at the HDP oxide slope,a high AR etch SiN/SiO2 selectivity(10:1)is needed to prevent any SiN gouge.,Reverse Photo(AR)Etch,Ox CMP for STICMP Equipment 1.Mirra 3pad two hard pad and one soft pad(ST
19、I CMP)2.Lam belt(ILD CMP)3.Ebara two PAD,one pad for WCMP,other pad for ox buffer(WCMP),STI CMP,The STI oxide CMP process stops at SiN with some SiN loss.With AR mask and STI oxide CMP,the HDP oxide can be planarized before SiN is removed.,Post STI CMP image,Nitride removalPad Oxide RemoveSAC OXFunc
20、tion:1.避免光阻和Si表面直接接触,造成污染 2.避免在离子注入时,产生穿隧效应,使dopant profile得到较好的控制,NITRIDE REMOVAL,P_Well Photo(Core and I/O)Implant:P WELL IMP（transistor)N CHANNEL IMP(防止穿通，也可以调整Vt）N_VT IMP（调整Vt),P WELL,N pthru,N_VT,P-WELL,N_Well Photo(Core and I/O)Implant:N WELL IMP(transistor)P CHANNEL IMP(防止穿通，也可以调整Vt）VTP IMP（调
21、整Vt)Resist StripIMPLANT DAMAGE ANNEALSTD CLEAN 1000C;10sec,N-WELL,GATE OX,SAC OXIDE REMOVE50:1 HFGATE1_OXSTEP-1:SPM+HFSTEP-2:APM+HPM800C,58A,WET DUAL GATE OXIDE PHOTOGATE OXIDE ETCH/CRS130:1:7 BOE,H2SO4+H2O2GATE2 OXStep-1:SPM Step-1:APM+HPM750C,WET 23A,Final 70 A,P1 DEPSiON DEP 320AHM COATING PEOX 1
22、50APoly PHOTOADI 0.17+/-0.017HM DRY ETCHASHER AND WET STRIP HF 100:1/H2SO4+H2O2Poly ETCHAEI 0.15+/-0.015POLY WET STRIPHF 100:1/H2SO4+H2O2SION REMOVE50:1 HF+H3PO4Poly Re_Oxidation1015C,21A RTO,P1 DEP,LDD1,NLL PhotoImplant:Pocket implantIn 3.0E13/130K/T30R445NLDD implantAs 1.1E15/003K/T0Resistor strip
23、PLL Photo Pocket implantAs 2.9E13/130K/T30R445PLDD implantBF2 1.6E14/4K/T0Resistor strip,N-Well,P-Well,N,N,P,P,LDD2(for 3.3V MOS),PLH PhotoLDD implant:(3.3V&1.8V)F2.50E14_005K_T0Resist stripLDD RTA950C,10sNLH PhotoLDD1 ImplantAs 3.00E13_050K_T00LDD2 ImplantP 5.00E13_030K_T00Resist strip,NITRIDE SPAC
24、ER,Nitride Spacer,Clean LINING 150 TEOS700C,150A(+-15A)SiN SPACERSiN 300A(+-30A)COMPOSITE SPACERTEOS 1000A(+-100A)SPACER ETCH300A SN/1000A TEOS Clean/Oxide Strip H2SO4+H2O2/HF 100:1,1min,N+&P+,N+SN PhotoN+implant1A 5.50E15_060K_T00N+implant2P 1.50W14_035K_T00Resist Strip P+SP PhotoP+Implant1B 3.50E1
25、5_005K_T00P+Implant2B 3.00E13_015K_T00Resist Strip,SALICIDE BLOCK,STD CleanSAB Deposistion CAP OX,350+-30AS/D RTA Annealing1020C,20sec,N2SAB PhotoSalicide Block Etchdry/WET ETCHResist Strip,Co SALICIDE,Pre-CO Saliside Dip(100:1 HF 1min.)Salicide Deposition(Co 75A/TiN 200A)Salicide 1st RTA(530oC 30se
26、c N2),Salicide Selective Etch(sc1+m2.)Salicide 2nd RTA(850oC 30sec N2),Salicide Transistor,INTERLAYER DIELECTRIC,PE-SION 400A DEP BPTEOS Deposition 1500ABPSG FLOW 620C 30minCR CLEAN PETEOS deposition 8500AOx CMP for ILD(6500A)CR CLEAN,N-Well,P-Well,N+,1.5k SABPSG,8.5k PETEOS,400 SION,CONTACT ETCH,PE
27、-SION 600A DEP ARCCT PhotoContact etchAsherResist Strip,W-PLUG,CONT GLUE LAYER ETCH100/IMP-TI100/CVD-TIN50Silicide annealing(690C,60s)3000+/-300 W CVD DEP W CMP for IMD,CT,Contact Formation,METAL1 DEPOSITION,MET1 GLUE(200 Ti/250 TiN)MET1 AL(3000 AlCu/50 Ti/300 TiN),METAL1 ETCH,Inorganic BARCSION DEP
28、M1 PhotoMetal etchResist Strip,DR(L/S)=0.23/0.23,HDP OXIDE FOR IMD1,5k HDP USG&11.5k PETEOS dep,HDP Oxide Gapfill Capability,0.18m Metal5 at DR(0.28/0.28),VIA 1 PHOTO&ETCH,Via1 Photo Via etchAsherResist Strip,W-PLUG,VIA GLUE LAYER ETCH 180/100Ti/50TiN(IMP/CVD)3000+/-300 W CVDW CMP for IMD,Met 1,N-We
29、ll,P-Well,N+,100 Ti/50 TiN,Via Formation,METAL 2:DEP&ETCH,MET2 GLUE(200 Ti/250 TiN)MET2 AL(4000 AlCu/50 Ti/300 TiN)Inorganic BARCSION DEP 320A+-32M2 PhotoMetal etchResist Strip,DR(L/S)=0.28/0.28,VIA 2:DEP&ETCH,6k HDP USG&11.5k PETEOS depOxCMP for IMDPE-SiON 600AVia2 Photo Via etchResist Strip,METAL
30、3 DEP&ETCH,W-PLUG,VIA GLUE LAYER ETCH 130/160Ti/70TiN(IMP/CVD)3.3k W CVDW CMP for IMD,MET3 GLUE(200 Ti/250 TiN)MET3 AL(8000 AlCu/50 Ti/600 TiN)Inorganic BARCSION DEP 320A+-32M3 PhotoMetal etchResist Strip,DR:0.28/0.28,VIA 3:DEP&ETCH,6k HDP USG&11.5k PETEOS depOxCMP for IMDPE-SiON 600AVia3 Photo Via
31、etchResist Strip,DR:0.26/0.26,METAL 4 DEP&ETCH,W-PLUG,MET4 GLUE(200 Ti/250 TiN)MET4 AL(4000 AlCu/50 Ti/600 TiN)Inorganic BARCSION DEP 320A+-32M4 PhotoMetal etchResist Strip,VIA GLUE LAYER ETCH 130/160Ti/70TiN(IMP/CVD)3.3k W CVDW CMP for IMD,DR:0.28/0.28,VIA 4:DEP&ETCH,6k HDP USG&11.5k PETEOS depOxCM
32、P for IMDPE-SiON 600AVia4 Photo Via etchResist Strip,Met 1,N-Well,P-Well,P+,P+,N+,N+,Met 2,Met 3,Met 4,DR:0.26/0.26,METAL 5:DEP&ETCH,W-PLUG,MET5 GLUE(200 Ti/250 TiN)MET5 AL(4000 AlCu/50 Ti/600 TiN)Inorganic BARCSION DEP 320A+-32M5 PhotoMetal etchResist Strip,VIA GLUE LAYER ETCH 130/160Ti/70TiN(IMP/C
33、VD)3.3k W CVDW CMP for IMD,DR:0.28/0.28,VIA 5:DEP&ETCH,6k HDP USG&11.5k PETEOSCMP for IMDPE-SiON 600AVia5 Photo Via etchResist Strip,DR:0.36/0.35,METAL 6:DEP&ETCH,W-PLUG,MET6 GLUE(200 Ti/250 TiN)MET6 AL(6000 AlCu/375 TiN)Inorganic BARCSION DEP 320A+-32M6 PhotoMetal etchResist Strip,VIA GLUE LAYER ETCH 130/160Ti/70TiN(IMP/CVD)3.3k W CVDW CMP for IMD,DR:0.44/0.46,PASSIVATION,10k HDP oxide depPE-SION 1.5K DEPPE-SIN 6K DEPPD Photo for bond padHDP passivation etchResist StripAlloy-410C,30,0.15m STI,Ti Salicide,6LM Logic Device,Stack Via(15)Chain,
