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1、实验二 利用MSI设计组合逻辑电路一、实验目的1、熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。2、掌握用MSI设计的组合逻辑电路的方法。二、实验仪器1、数字电路实验箱、数字万用表、示波器2、虚拟器件:74LS00, 74LS197, 74LS138, 74LS151三、实验原理中规模的器件，如译码器、数据选择器等，它们本身是为实现某种逻辑功能而设计的，但由于它 们的一些特点，我们也可以用它们来实现任意逻辑函数。1、用译码器实现组合逻辑电路译码器试讲每个输入的二进制代码译成对应的输出高、低电平信号，如图所示。听（1匆日.（4(11)财口）.n (mi图（一）3线-8线译码器
2、74LS138当附加控制门Gs的输出为高电平（S=1）时，可由逻辑图写出逻辑表达式如下所示。直=爆我=布 V5=S3SiSji=m2 75=富京户亩 74=诱葛二亩 YS=sSSd= V5- SjSjSir rn6 77=从上式看出，Y-Y同时又是s、s、S这三个变量的全部最小项的译码输出。所以这种译码器 07210也叫最小项译码器。如果将S2、S1、S0当做逻辑函数的输入变量，则可利用附加的门电路将这些最小 项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。例如可以用3线-8线译码器74LS138实现全加器。列出真值表（表1），其中A、B是加数与被加数，是低位向本位的进位，S为本位和，
3、位是本位向高位的进位。表1全加器真值表ABCnSCn+100000001100101001101100101010111001由真值表可得全加器的最小项之和表达式。S = ABCn + ABCn + ABCn =诵志函.布Cn +1 = ABC 1 + ABC + ABC + ABC =叮冗就河令74LS138的输入S2=A, S1=B, S0=Cn，在器输出端附加两个与非门，按上述全加器的逻辑函 数表达式连接，计科实现全加器功能。如图2所示。A-rfc -H-E啊12们155卯123A Du C 曰E曰图（二）74LS138实现全加器逻辑图2、用数据选择器实验组合逻辑电路& -I图t 双4选
4、I数据曲择器74LS153数据选择器的功能是从一组输入数据中选出某一个信号输出，或称为多路开关。如图3为双四选一数据选择器74LS153逻辑图。Y1和Y2为两个独立的输出端，*叫为附加控制端用于控制电路工作状态和扩展功4匕 能。A和A为地址输入端。D、D、D、D或D、D、D、D为数据输入端。通过选定不同的地址 101011121320212223代码计科从4个数据输入端选出需要的一个，并送到输出端Y。输出逻辑式如下Y =【AAd + Aa D + A Ad + A A D 】S111010101110121013其简化真值表如下所示.*AA01XX0000D10001D11010D12011D
5、13表2 74LS153的真值表从上述可知，如果将A、A作为两个输入变量，同时令D、D、D、D为第三个输入变量的 1010111213适当状态（包括原变量、反变量、0和1），就可以在数据选择器的输出端产生任何形式的三变量组合逻辑电路，例如可以使用双4选1数据选择器实现二进制全减器。全减器的真值表如下，其中A和B为减数与被减数，为低位像本位的借位，D为本位差，为向 高位的借位。ABB nDB n-10000000111010110110110010101001100011111图3全减器真值表 由真值表可写出全减器的最小项表达式。D = AB B + ABB + ABB + ABBnnnnB 1
6、 = Abb + AB-1 + AB-0 + ABB设A、B为数据选择器的地址端，即A、= A,A0 = B，将D和Bni和转换成数据选择器的逻辑函数形式如下。D = AAb + Aa B + aAB + A A B10 n 10 n 1 n 10 nB = A A B + AA1 + AA0 + A A Bn-110 n 101010 n将上式与数据选择器逻辑函数比较可得D = B , D = B , D = B，D = B10 n 11 n 12 n 13 n D20 = B，D21 = 1，D22 = 0, D23 = B可得二进制全减器逻辑图如下所示图（四） 全减器逻辑图四、实验内容及
7、实验步骤1、数据分配器与数据选择器功能想反。它是将一路信号送到地址选择信号制定的输出。如输入 为D，地址信号为A、B、C，可将D按地址分配到八路输出。其真值表如表4所示。并使用3线-8线译码器74LS138实现该电路。表4数据分配器真值表ABCF0F1F2F3F4F5F6F7000D11111110011D11111101011D11111011111D11111001111D11110111111D11110111111D11111111111D（74LS197连接成八进制作为电路的输入信号源。将、分别与A、B、C连接。74LS197的CP0作为时钟输入，Q0与CP1连接。将、接HIGH，
8、则Q3、Q2、Q1就是八进制计数器的输出。（2）D接模拟开关，将74LS138附加控制端G1作为数据输入端，即数据D可从G1输入。（3）令GA = GB = 0, SS S作为地址输入端，（即为ABC）作为地址输入端，可将G1送来的221 2 3数据只能通过A2A1A0所指定的一根输出线反相后送出去。（4）静态检测正确后，用示波器观察并记录D=1时，CP、A、B、C及F0-F7的波形。U1104D0D1D2D3*CLK1澄 CLK2MR74LS19713Q0Q1Q2Q3AY0BY1CY2Y3Y4E1Y5E2Y6lE3Y7图6仿真结果-12、LU （Logic Unit，逻辑单元）设计（在实验箱
9、上实现）用8选1数据选择器75LS151设计一个函数发生器电路，功能如表5所示表5函数发生器功能表S1S2Y00A B01A+B10A B11A真值表如下S1S0ABY00000001000100001101100001010111001111000001000111010110111110011101101101111110待静态测试检查电路工作正常后，进行动态测试。将74LS197连接成十六进制作为电路的输入信号源。S1 、 S0 、 A 、 B 、Y 的波形。CLK1CLK2B00.7B10.7B20.7B30.7图7电路图-2图8仿真结果-2用示波器观察并记录 CP、8选1数据选择器D
10、0-D7数据Si入端SO. Sl S2 选择输入端E低电平选通输入端Z数据输出端2反码故据输出端图9 74LS151引脚图引脚图中S0为低位，S2为高位3、AU （Arithmetic Unit，算数单元）设计（在实验箱上实现）设计一个半加半减器，输入为S、A、B，其中S为功能选择口。当S=0时，输出A+B及进位;当S=1时，输出A-B及借位。S输入1输入2输出0ABA+B进位1ABA-B借位画出真值表。根据真值表可用三种方法实现。1利用卡诺图化简后只是用门电路实现。2使用74LS138实现，可参照实验原理中全加器的设计。3使用74LS151实现，可分两次连线单独记录和/差结果、进/借位结果，
11、或使用两块74LS151实 现。以下使用方法二实现:真值表如下SABYCn0000000110010100110110000101111101011100由真值表可得逻辑式为Y = SAb + SaB + SAB + SAB = AB + ABCn = SAB + SAB依据表达式得到电路图以及其仿真结果图10电路图-3-1fABC控制端：S2、S1、S0巨鼎ALU的8种功能，其中制定6中功能为与、或、非、异 或、全加、全减，剩余功能自由拟定。数据输入端：当ALU进行全加（全减）运算时，三个数据输入端分别为被加数（被 减数）、加数（减数）、进位（借位）。当ALU进位逻辑运算（与、或、非、异或）
12、时， 三个数据输入端中的两个作为操作数的输入，另一个可以忽略（在设计报告中需知名）。输出端：当ALU进行全加（全减）运算时，另个输出端分别为和（差）、进位（借 位）。当ALU进行逻辑运算时，两个输出端为逻辑运算的结果和结果的去翻。ALU功能表控制端功能S2S1S0000与001或010A非011B非100异或101全加110全减111清零JT0AY0BY1CY2Y3Y4E1Y5E2Y6B00.7B10.7B20.7B30.7U1D0Q0D1Q1D2Q2iD3Q3CLK1CLK2 PLU2D0Q0D1Q1D2Q2,D3Q3CLK1CLK2PLUI21X01Y1X11X21X32X02Y2X12X22X3AB1EU9X0YX1X2YX3X4X5X6X7ABC五、实验分析及总结
