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1、精品论文推荐VoIP 网关低层 E1 与 USB 单片机之间的 FPGA 实现吴相林 北京邮电大学信息与通信工程学院，北京（100876） E-mail: wuxianglin2008摘要：本文首先分析了 VoIP 电话系统的优点。并且由于在当前相当长的一段时间之内它是不可能完全取代 PSTN 网络，因此和 PSTN 网络的融合成为一种发展趋势。结合这些特点， 本文给出了一种将 PSTN 网络与 IP 网络互联的 VoIP 网关的实现方案。这种方案的特点是能够支持更大容量的语音话路数据。本文分析了 VoIP 网络低层的具体实现，并详细介绍了数字通信接口(E1)与 USB 单片机之间的 FPGA
2、 实现。其中对设计过程中遇到的难点以及如何 解决的办法做了详细的说明。最后在 Quartus II 下仿真验证了该 FPGA 逻辑设计的正确性。关键词：数字通信接口(E1)；FPGA；USB 单片机；VoIP 网关1.引言IP（Internet Protocol）电话是一种数字电话，是技术创新的一种通信服务业务。它把语 音、压缩编码、打包分组、分配路由、存储交换、解包解压等交换处理在 IP 网或互联网上 实现语音通信。它促进了网络资源利用，降低语音业务成本。因此在全球范围内得到了迅速 的发展，可以说是当今世界上发展最快、普及最快的一门应用服务技术之一，也是计算机网 络界关注的热点之一1。电信公
3、司开始认识到利用 Internet 实现语音业务的巨大潜在市场， 他们开始考虑如何将 Internet 和已有的 PSTN 结合起来，从而更加广泛的普通电话用户提供 业务。利用 Internet 代替传统的长途电话线路可以大大降低成本。虽然 VoIP 拥有许多优点， 但绝不可能在短期内完全取代已有悠久历史并发展成熟的 PSTN 电路交换网，所以现阶段两 者势必会共存一段时间。为了要让两者间能相互沟通，势必要建立一个互通的接口及管道。 本文介绍了实现大容量处理 PSTN 网络到 IP 网络的网关一种解决方案。2.PSTN 网络与 IP 网络互联方案原理在本设计中，PSTN 网络与 IP 网络互联
4、的原理是这样的：通过数字通信接口连接到 PSTN 网络，将多路 PCM 数据经过 FPGA 对数据做进一步的处理，然后将数据送到 USB 单片机， 最后通过 USB 接口连接到主机，从而实现了 PSTN 网络数据到主机的数据接入，然后再通 过连接到主机的网线与 IP 网络互联。IP 网络与 PSTN 网络的互联可以参看图 12。图 1 IP 网络与 PSTN 网络互联2.1 E1 系统简介PDH（Plesiochronous Digital Hierarchy，准同步数字体系）体系中包含两种主要的通信-5-系统：E1 系统和 T1 系统。ITU-T 建议的 E1 系统主要应用于欧洲；ANSI
5、建议的 T1 系统主要应用在美国、加拿大和日本等地。E1 和 T1 具有相同的采样频率（8kHz）、PCM 帧长度（125s）、每编码字位数（8bit）、 时隙位速率（64kbit/s）。E1 和 T1 也存在一些不同的特性，如：E1 采用 13 折线的 A 律编 解码，T1 采用 15 折线 律编解码3；E1 每个 PCM 基群帧包含 32 个时隙，T1 为 24 个时 隙；E1 每个 PCM 基群帧包含 256 比特，T1 每个基群帧为 193 比特。因此，E1 提供2.048Mbit/s 的速率带宽，而 T1 提供速率带宽为 1.544Mbit/s。E1 有成帧、成复帧与不成帧三种方式，
6、本设计 E1 配置为成帧方式。在成帧的 E1 中第0 时隙用于传输帧同步数据，其余 31 个时隙可以用于传输有效数据，在成帧的 E1 中第 0 时 隙用于传输帧同步数据，其余 31 个时隙可以用于传输有效数据；在成复帧的 E1 中，除了 第 0 时隙外，第 16 时隙是用于传输信令的，只有第 1 到 15，第 17 到第 31 共 30 个时隙可 用于传输有效数据；而在不成帧的 E1 中，所有 32 个时隙都可用于传输有效数据。2.2 E1 芯片 DS21Q50 简介每个 DS21Q50 芯片集成了四个 E1，单个 DS21Q50 芯片可以配置成 IBO（Interleave Bus Oper
7、ation）模式，它允许将多个 E1 数据流（本设计是四个 E1 数据流）复用到一条高速 PCM 线路上去。同时使用了系统时钟合成器，它可以从任何一个 E1 线路恢复得到时钟（或外部 时钟）生成更高频率的时钟。在配置成 IBO 模式后，芯片输出的同步时钟同时也变成了2.048MHZ*N(N 的值可以取 1、2、4、8)。配置成 IBO 模式后 DS21Q50 芯片的外部连接图 如图 24所示。2.3 设计实现原理图 2 四端口 E1 收发器 DS21Q50本设计实现 E1(数字通信接口)与 USB 单片机之间的数据通路用 FPGA 编程实现，E1 使 用的是 DS21Q50 芯片，并将其配置成
8、 IBO 模式。为保证灵活性，本设计是将 4 路 E1 数据 配置到一条 PCM 数据链路上去，因此生成的同步时钟是 2.048MHZ*4。为实现大容量数据 通信，使用了四片 DS21Q50 芯片，也就是实现了总计 16 个 E1 到 USB 单片机的数据通路实 现。FPGA 使用 Verilog HDL 编程实现，在 USB 单片机一侧由 GPIF 接口与单片机连接。FPGA 部分分成几个模块完成，分为接收和发送两部分，整个设计的流程图如图 4 所示。接收部分包括三个模块：串并变换模块、复用模块、数据缓存模块。发送部分包括四个模块： 自下而上分别是：数据缓存模块，分发数据模块，小的数据缓存模
9、块和并串转换模块。（注： 接收和发送都是相对于 FPGA 设计一侧，即接收到 E1 数据和发送给 E1 数据）本设计的难点部分在于如何处理好同步问题、利用 IP core 产生的 FIFO 造成的读写延迟问题、时钟沿的选择、以及如何保证在发送端将数据分发到正确的通道。 数据处理过程，在接收方，我们自己利用 E1 产生的时钟生成帧同步信号，送入每个DS21Q50 芯片，这样就保证了各个芯片数据的同步接收问题。并利用 DS21Q50 芯片恢复得来的 8.192MHZ 时钟进行四分频和八分频。在 8.192MHZ 时钟下对每个芯片产生的数据进行 串并变换，输出 8 位宽的并行数据。由于输出的数据是在
10、时钟的上升沿开始输出数据，所以 我们选择在时钟的下降沿采样数据以保证采样数据的正确性。同理在发送方我们需要等待接 收同步信号的到来，并使用计数的方法在下一个同步信号到来时输出数据。当然这主要是因 为发送的前一级是由 FIFO 实现。倘若由 RAM 实现的话，可以不等到下一个帧同步信号到 来时就输出相应的数据。这也可以造成更小的信道延迟。并且在发送方我们需要在时钟的上 升沿输出数据。在 8.192MHZ 时钟下 PCM 总线时序图参看图 34。图 3 8.192MHZ 时钟下 PCM 总线时序图由于利用 IP core 产生的 FIFO 造成的读写延迟问题，我们需要在每级 FIFO 至少写入八
11、个数据时，这时候再开始读数据才是安全的。否则读出的数据是零或以前的数据，将造成数 据时隙之间的混乱。对于如何在发送端如何保证数据能正确的分发到正确的通道，我们根据每次从单片机接 收到的数据特点。由于单片机 USB 接口设置成批处理模式，每次传输 512bit 数据。因此我 们充分利用这个特点，在 USB 驱动程序时及早做出这种预处理，保证每次发送的 512bit 数 据都是 16 个 E1 的数据的一个固定顺序。比如每次都是从左到右这 16 个 E1 单个时隙数据 的组合。这样可以简化了我们 FPGA 做处理的复杂度。对每个 512bit 数据，当检测到有数 据时，由于单片机一侧的时钟频率远远
12、高于 DS21Q50 的速率，所以每次只要检测到 FIFO 不空，就可以保证能够读到 512bit 数据。当空时我们可以停止读数据，并向下一级写入 512 个全零数据，这样就能始终保证数据不发生串扰。串并 转换八位宽DS21Q50DS21Q50DS21Q50DS21Q50串并 转换八位宽并串并串 转换转换并串并串 转换转换八位宽串并 转换八位宽FIFOFIFOFIFOFIFO八位宽串并 转换八位宽将四路数据送入FIFO将FIFO数据分发到四个FIFO16位宽16位宽FIFOFIFOFPGA 实现16位宽GPIF接口16位宽GPIF接口USB接口USB接口控制芯片CY7C680133.测试验证图
13、 4 设计流程图通过制造环路数据通信，我们将接收帧同步信号作为发送帧同步信号的输入，将发送串 行数据作为接收串行数据的输入。通过这种方式来验证整个系统逻辑的正确性。当从 USB 单片机侧也就是 GPIF 接口输入有规律的自然数序列时，此时写信号电平为低，读信号为高 电平即我们只写入数据而不读。并且由于我们的 GPIF 接口与单片机一侧是实现分时复用， 因此读和写不能同时进行。我们的输入数据如图 5 所示：图 5 写入数据波形经过一定的写入数据后，我们可以读到完整的写入数据。我们令读信号电平为低，写信 号电平为高。读到的数据如图 6 所示：图 6 读出数据波形从图 6 可以看出读出的数据正好是我
14、们写入的数据序列，从而可以验证了我们设计逻辑 的正确性。4.结论当前，电信运营方式正面临着巨大的变革，传统的电信业务在概念、技术、业务、投资、 管理和服务等方面正在发生深刻变革。VolP 业务的产生和使用打破了传统电信网络必须以 TDM 方式传送语音信号的旧框架，体现了电路交换网和分组交换网融合的趋势，成为网络 统一的先驱技术和业务支撑点。在本设计中，VoIP 网关低层数据通路实现方案解决了 PSTN 网络与 IP 网络之间的数据 通路连通问题。提供了一种支持大容量话路语音数据的解决方案。本文简述了从 E1 到 USB 单片机之间的 FPGA 编程实现，并提出了相应的整个低层的连通方案。最后并
15、仿真验证了我 们设计逻辑的正确性。利用 Internet 实现语音业务存在的巨大潜在市场，该方案也势必能带 来很大的应用价值。参考文献1 赵惠玲，叶华. 以软交换为核心的下一代网络技术M. 北京: 人民邮电出版社, 2002. 82 Daniel CollinsCarrier Grade Voice over IP VoIP 技术与应用M. 北京: 人民邮电出版社, 2001.4 3 周炯槃，庞沁华，续大我等通信原理M. 北京: 北京邮电大学出版社, 2002.11: 39-574 Maxim 官方网址EB/OL. http:/www.maxim- 2002.2FPGA Programming
16、 Realization Between E1 and USB Micro-Controller Unit of VoIP GatewayWu XianglinDepartment of System and Telecommunication Engineering, Beijing University of Posts andTelecommunications, Beijing (100876)AbstractIn this paper, the author analyzes the advantages of VoIP telephone system. Because It wo
17、uld not takethe place of PSTN network wholely and amalgamation with PSTN network becomes a trend. So according to this situation, the author presents a method in VoIP gateway which can connect PSTN network and IP network. The charactoristic of this method is that It could support a large mount of vo
18、ice-data channel. The author also introduces the realization of VoIP gateway in low level and how to realize with FPGA between digital communication interfaces (E1) and USB Micro-Controller Unit in detail. The difficulty with Its resolve methods is also presented particularly. Eventually the FPGA design logical is turned out to be right in Quartus II.Keywords: Digital Communication Interface(E1); FPGA; USB Micro-Controller Unit; VoIP Gateway
