《任意进制的计数器实现.ppt》由会员分享，可在线阅读，更多相关《任意进制的计数器实现.ppt（42页珍藏版）》请在三一办公上搜索。
1、74161(1),74161(2),74161(3),三、任意进制计数器,1.已知已有计数器的模为N，要构成的任意进制计数器的模为M，且MN。,原理：从原来电路的N个状态中选择出M个构成新的有效循环。,例：利用74160构成六进制计数器。(M=6,N=10),步骤：1.清楚所用器件的时序逻辑特点2.根据控制端选择编码选择方案,进位信号,方案一、异步清零RD,进位信号可以从Q输出端中选择，也可以构造进位信号。特点:周期为计数循环的周期；而且，一个计数周期内只有一次变化。,构造标准的进位信号条件：1.在时序逻辑的最后一个状态(最大状态)为特殊电平(高/低电平)2.特殊电平只持续1个脉冲周期,改进电
2、路,复位信号作用时间短，清零不可靠,仿真图,延长清零信号长度到半个脉冲周期,改进电路,改进电路仿真图,方案二、同步置零法LD,仿真图,方案三、同步置数法LD优点：可以利用原来电路的进位输出端,2.若MN如何处理,方法：用多片N进制计数器级联成模大于M的计数器N,(1)并行进位法（同步工作）,注意此处连接方式,在此时刻发生进位,此行说明ET功能优先EP，即同时有信号输入ET起作用,高低为进位都为标准进位信号,高位进位信号为非标准进位信号即特殊电平持续宽度不为一个脉冲周期,(2)串行进位法（异步工作）,注意非门的使用,构建MN计数器原理和过程：1.级联构造计数器容量NM2.按照MN的方法构建,例构
3、成29进制计数器（MN和MN方法相同）,(1)RD端整体清零/复位法,(2)LD端整体置数法,3.用M=M1*M2级联的方法,M1=10，M2=6,M=60。注意两种进位方式。,四、移位寄存器型计数器1.环形计数器,可自启动的状态图,可自启动的环形计数器,环形计数器状态利用率低,2.扭环形计数器,五、自锁：计数器一次计数动作后停止工作。如74LS160计数满一次后就停止工作。,6.4 同步时序逻辑电路的设计方法,设计步骤:逻辑抽象:确定I/O变量,用字母表示,并进行逻辑赋值；确定逻辑过程状态的数量和意义,用符号表示,建立原始状态图；2.状态化简:合并等价状态(三同条件),尽量减少状态数量；3.
4、状态分配/编码:确定编码位数,2n-1M2n；用代码代替符号表示状态,编码方案不同,电路结构不同；4.求出三组方程:根据状态图直接求输出输出和状态方程,选定 触发器类型,并推导出驱动方程；5.画出逻辑图:通过输出方程和驱动方程画出时序逻辑电路图；6.验证能否自启动:检查无效状态是否形成无效循环。,分析:逻辑图三组方程通过计算状态转换表状态转换图或时序图,“111”序列检测器,X,Y,CLK,例6.4.2.设计一个串行数据检测器。要求：连续输入三个或三个以上1时输出为1,其他情况下输出为0。,三、状态分配取n=2，令Q1Q0的00、01、10为S0S1S2,四、选用JK触发器，求方程组,五、画逻
5、辑图,六、检查电路能否自启动将状态“11”代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：,经检验此电路可以自启动,如选择DFF，求驱动方程更简单！,第六章 习 题,题6.6时序逻辑电路分析,见注释,四进制加减计数器,题6.11,译9，置数3。为7进制。,题6.12,译10，异步清零。为10进制。,步骤：分析74161的逻辑功能，以及特点决定采用同步端，还是异步端选取状态，连接电路,题6.14 试用74161接成12进制计数器。,题6.13,M=0,8进制；M=1,6进制。,A=0,10进制A=1,12进制,题6.15,(53)16=5*161+3*160=83,题6.2
6、0,题6.18题6.19,7*9=63,10*3=30,题6.22使用74160构成365进制计数器,题6.24时序电路的分析,0 0 0 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 1 0 0 1 00 0 0 1,题6.30用常用的时序逻辑电路设计，要求可以自启动。,计数器仅仅起提供合适的时序的作用，计数作用不明显了。,74161,ET,EP,CP,C,A0,A1,A2,Y0,Y1,S1,74138,R,G,Y,1,CP,用74161的低三位产生8个循环的状态。用R,G,Y分别表示,红，绿，黄灯。,由真值表求出：,R=(1,4,7),G=(3,4,5),Y=(2,4,6),可用3-8线译码器74138和与非门实现,1,题6.30答案一,题6.30答案二,用数据选择器实现组合逻辑部分,题6-31用JK触发器设计7进制(加法)计数器(带进位输出),由卡诺图或者将111状态编码代入状态方程，可求出其次态为000,因此经检验此电路可自启动。,
