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1、数字集成电路的结构特点（CMOS电路）,MOS晶体管模型组合逻辑基本结构逻辑单元的优化设计组合单元的规模约束问题时序逻辑的时间关系问题,钡慷秒呵疤孤济歌迅诲瀑噪栽镭奥曳兆漫筋捧觉窃澎材檬济杨郎钾槛苦擂VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,MOS晶体管模型,典型尺度参数为：沟道宽度W、沟道长度L，逻辑面积A；,叁冷远立唐具懊韩盲持毕垃钉随嫩拟鸣赵坷潞敖噬妈砾酱亮秋全羌乞裴末VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,MOS晶体管电学模型,典型参数为：导通电阻、
2、栅极电容、漏极电容和源极电容,舆锭零贪祁棋腰是如考钒崔碱知钨涂现烹锹能霉翔霍黑莎宏淮渝蒲唾挖葵VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电学参数与尺度参数的关系,在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加长；,扯蘸硫懈硅续苛旧屏论晋必暑恭撒郁翼甩筑烽健乓利酱毒逼堕森防融社衫VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,CMOS基本电路结构,通常采用N网络与P网络互补连接构成：,N网络实现逻辑，并联为“与”，串联为“或”
3、,喻仓式抡夺豢姥枫茫约椅酮酚盂孔蹲敬上娱硼严固媒踢鄂蒂崖屡伏凯鲤蹲VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,典型CMOS基本电路,CMOS反相器,配执裔锈莽聊购若械孪猎汀透鉴壳痢睫砧窖咸成撮冤饿鞠即具谍蛀论矿姬VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,典型CMOS基本电路,与非门和或非门,伤弊今萍痢愧聋崔雌契车蛇涅厦脖炒触堤敝葡闸夏含啤异凝记智信睬膊垢VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,
4、典型CMOS基本电路,与或非结构（AOI）,圆幽演扔学炸粮科筷母湿糟充赊寞灵弦篓贡兜俘抖卖种总焙庶琼槐极胞编VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,CMOS传输门（TG）电路,采用N晶体管和P晶体管并接构成，两管的栅极接互补控制电平。,杀击峡洞燃侧粥共围曙蛋稠辙夕咬付瘴羌钎芜念誓憎亿斋绝怀磐澄桩弄皆VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,CMOS传输门（TG）电路,异或门,MUX2,筹吞锄氢件骄娩印喜磋袒甄宅脯槽登毛绩放劈霓冉叶琢驱玖子鸯狱批瓮舍VHDL语
5、言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,基于CMOS传输门（TG）电路,异或门,MUX2,吟心理衅僧功受鱼碉浓红厉恍反易弗谤龙蕾珠尔孙疥倒稠绪罩昆闽傣哨脓VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,基于CMOS传输门（TG）电路,MUX2 的应用形式,圆变幅辉予越醋窍诀触谓词呐滦氓嫡鳞援腿帛墓辈尸睁节陪梦稼迟鸽秒诧VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,CMOS组合逻辑单元的设计优化,目标：实现要求的
6、逻辑功能；减少电路的时间延迟；降低电路功耗；提高电路集成度。,嚷游适网邀判壶掀劣敷蒙铲季伯负叔复萍雇刽亿乙朱蒋徐均缺讲基堵举讨VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,最小晶体管,所有设计尺度都采用版图设计规则所能容许的最小尺度进行设计。参数表征基本单位：设定对于NMOS的最小晶体管：沟道宽度W=1，导通电阻R=1，栅极电容Cg=1，逻辑面积A=1；,混沪鞠饵患棒朴紫主饺藻搐幽谆剪墓约汞幕暇赡世端辱周克杭手斯服民势VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,单元
7、电路的时间延迟,电路的时间延迟主要是由于随着状态的改变，电路通过导通电阻为相关的电容充电和放电导致的。若导通电阻为R，连接到输出端上的总电容为C，则延迟时间可以粗略表达为t=RC。,午坠豁班担卧抽疑畏洁莽百舌路措嘘谈魄铝庐蠕挤莫明胯构毗糟湍邵娟评VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,单元电路的优化,基本单元电路主要指INV，NAND，NOR，AOI等；设计优化主要有面积优化和性能优化两种方案；,庚扬杆智尾碴丸秤酚伊普轰今施甜巷叠庇恨跳项昧宅铸华另斩屋汰寐向跳VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言
8、与数字集成电路设计之数字集成电路的结构特点,面积优化的设计,面积优化设计时，所有晶体管的面积均采用最小晶体管形式。可以采用预先制备的标准晶体管阵列形式进行设计，只考虑晶体管之间的连线问题，设计过程相对简单。,康社陀灰痒棋馋系俞腺魁憎概协堵跌凑咒么虹绪注胜琼竞陋勃徘间爬坍疚VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,面积优化的特点,逻辑单元的逻辑面积就等于该单元所使用的晶体管数量。每个输入端的输入电容都等于2；每个输出端的输出电容等于该输出端直接连接的晶体管数量乘以3。,污刃枝歪沥衔尊贡小硝鹰遥痹黎索编菩功哩壹抨剩讥狼侣配咎卿巫虑
9、甥把VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,面积优化的特点,逻辑单元的输出电阻取决于导通支路上串联晶体管的数量。对于N管，导通电阻为1；对于P管，导通电阻为2。根据逻辑的不同以及输出电平的不同，输出电阻会有较大差异。,蔼韵食玩段精款听叠豢烤吉砸火仁勺席暗钓位入启赐进酉恨酸碘享乾郁典VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,面积优化的特点,逻辑面积 上升时间 下降时间 INV：2 16 8NAND(n):2n 6n+10 n(3n+5)NOR(n):2n 3n
10、+5 2n(3n+5)AOI(2,2):8 52 32AOI(3,3):12 94 42,假定扇出系数均为1进行计算,验椒型讯埂特腿浊仿肢二元翱量捷垮署怖氮登胜肋仔置挟沼裕棚曳肝毖再VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,面积优化的问题,逻辑单元的输出电阻可以有很大的变化，导致输出端上升时间和下降时间的不一致；不同的逻辑单元也具有不同的输出电阻，这使电路的时间性能设计显得非常复杂。,赛挣巨华拐卢嵌聪晶貌甜熊嫉脉虞经殿炳铅装翌济迫馆翠待颁雨芳钳纺缸VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路
11、设计之数字集成电路的结构特点,性能优化的设计,性能优化的要点是保持所有逻辑单元的输出电阻为最小（都等于1），上升时间和下降时间能够保持一致，在此情况下，延迟时间单纯取决于逻辑单元的电容。这一方案可以简化电路性能的设计，同时提高电路的速度。,缚族番泳部襟攀掺诸习拍慈展薪吗资儒斗廖漫徐遭俊烘搞访钎差钢养回训VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,性能优化的规则,沟道长度设置为最小尺度，通过调整沟道宽度使电阻一致。P管的宽度大于N管（=2）；当n个晶体管串联时，宽度应该增加为n倍；沟道宽度增加时，相关电容和逻辑面积成比例增加。,今
12、弘活挛倦藉虑兵癌宠售又世瘪室硕肘居吞缕衡诅炭眷捧源末沏邹殆胸佯VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,一些典型逻辑器件的优化设计,倡伍蚕吩舍狞嫂伊侄艰认舔缔匹叫寝耶素曝违棠秋亲臭嘘肿户冠旷善寨脯VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,一些典型逻辑器件的优化设计,延迟时间 逻辑面积 INV：12 3 NAND(n):10n+2 n2+2nNOR(n):11n+1 2n2+n AOI(2,2):42 24(相当于NAND4)AOI(3,3):62 48(相当于
13、NAND6),仇次炕夏潞捕贼恢凄刚泞侩冤忿致丛端玩仑糜渍础阿诵圈压蛰千戮蔷超垃VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,面积优化与逻辑优化的对比,敌菜涤待丰迄阅萧库滨鸟梢疫划氨买洱已址鲸逐哺齿订赔耘逞腔右峭胡住VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路性能优化对扇入的限制,采用小规模单元电路可以提高电路速度，节约电路资源,搞西暮辕晋锗夏炼牟染骇无孔墒鼠小咬蹦臃坪伍伯泅南陈支洁童斋霹晌盟VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字
14、集成电路设计之数字集成电路的结构特点,电路基本单元的结构,基本单元结构 INV，NAND2-4，NOR2-4，AOI（22）；,跌袖晶竞壤畔败餐箔炯枣食襟凌誊杉嘿稗酬怠扳垄蹈到宝蚁创排痕课韶讫VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路基本单元的结构,增加反相器实现的同相基本单元 AND2-3，OR2-3；,朔盖汕炕琢淮惠波彤梯萎乏糙客肋救低减板瘦俗苗绽篡平臀喻冈舶劲磅永VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路基本单元的结构,采用并行分级实现的单元,醉
15、稠集并莽植缮靛拈元贼糯洪疡据乳税围杭磺逛办郑攒佰母祖廓简普即娠VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,对传输结构的分析,采用性能优化时，逻辑面积A=3；从输入到输出的导通电阻为0.5；输入/输出电容为18；设其前后级均为NAND2，插入该传输缓冲对电路延迟时间的增加为,鲁梦失麓滦掖渝憾掖宴得削娃团顽长脖捐派助到舷缘肛瓤双觉台雷廷僵娩VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,反相三态门的实现方案,里点啃躺呼阮腔坝怜吻昌什禄晋所圈薛厂承斧晒椅惑铆瞥潜姬噬儿躬剁途
16、VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,逻辑模块扇出与驱动能力,在逻辑功能单元内部设计时，可以忽略连线延迟（电容）；考虑模块之间的连接时，连线延迟成为主要延迟因素；通过减小输出电阻，增加驱动能力，可以有效减少连线延迟，提高电路速度；,涸仔给柳辙想挡迂洗肯舅丸哭援韩阵挠哥愈哲屋惯惑箭厕见靖猪卸对本曙VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,逻辑模块扇出与驱动能力,若某逻辑单元的输出连接线等效电容为200,迢贺之孙虹弯辅眯谨弛旋暮乔者心仁峙帜茹镑滞僳亩清洼斧功变
17、傀罢筏濒VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路的时序设计,考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算；对于一个组合单元，通常要求一次输入导致的输出变化稳定之后才能进行下一次输出；协调各单元输出变化的时间成为电路设计中最复杂的问题。,到物氮虞影士剪温械辕废个径鬃烫眺岭么描寝驼抚楞佬皋忘大梯仇迈椿丈VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路的时序设计,采用流水线设计方式，将组合分割为小的模块，各模块之间的数据交换通过寄存器进行，可以
18、提高电路效率。,伶有勒谣晒磊函霓形骏嚏显筹摧烩盘呻冗婿尺镶今陋绝筋耻芋提樟乐练硒VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,电路的时序设计,为了提高电路的性能，时序设计最重要的是处理好各组合模块的分级问题，使所有模块的处理时间趋于一致；同时在设计中需要处理好与寄存器有关的时间关系。,往姿硼氧垮唬砾除虏继弱晴躇烫靡赣杖涤呆老妆喊揉弧菏掣战碱痉控茨礼VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,寄存器（触发器）的基本结构和特点,依靠反馈环形成的正反馈保持数据；正反馈的建
19、立需要时间：建立时间；当输入到反馈环中的信号脉冲小于建立时间时，反馈环会进入亚稳态或振荡状态。,逆楚性易享蒙扇登输伐咙溶唇扼庙举纹黍羌峰埔卢畜氟除掌访烙低有峻雏VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,S-R锁存器（latch）,状态的转换需要时间！,馏矢魏衙磐脉孟卸档涎狱榔撰瞳泪咀列所给奉嫡忆友避兽刊刚惩潞狠佩逐VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,S-R锁存器（latch）,状态的转换需要时间！,呆漫序俺柄究淬猛倡伶
20、汲爵链鸣试既牵恰饱须杀垂风剧戊迫欢坯抛期咖盼VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,S-R锁存器（latch）,当输入信号的持续时间过短时，寄存器无法建立稳定状态，将会进入振荡状态（亚稳态）！输入信号必须脉冲宽度必须大于最小脉冲宽度。,生通聪坤晦船唱锑焰恶罪得绵锰玫乐绍榷奔苫垦帝慈焉郁宪俞描新巧胞僻VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,钟控D锁存器（latch）,通过时钟控制信号控制输入端，当C=0时，信号不能输入；C
21、=1时，输入总是具有确定的电平，可以摆脱亚稳态。,褂盟猛捎歹猛窝害薛琴陵竖雕类舜喝枝控掌涨狗拧涪敖从曲钧商矣架颤氧VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,钟控D锁存器（latch）,C从1转为0可能导致输入信号被切割，使电路进入亚稳态。,圈拟颠凳床敬惯同勋漂瓤猖瘤膛尘焦寇慨镁妒蜡巡壬复斜嚣泪唤耙憾甄倦VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,钟控D锁存器的传输结构,无论导通还是截断期间，只要不在建立时间内变化，任何尖峰脉冲
22、都不会导致亚稳态。同样存在建立时间问题！,雪雄回梢汁嗡买俊搜泅牌意建蝶缠棉夕窖荣沾殴坠诊旬倒湃妒荷公怀锣拢VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,锁存器结构与特点,锁存器的时钟控制端容易受干扰，任何尖峰脉冲都可能导致亚稳态；在电路设计中，通常希望避免锁存器的出现。不允许进行将组合电路的输出作为时钟控制的设计。,瑟是捏开悄竞镭蜗湖央括寐婿恍煎误消娠啡裙由殃楚拜疥账厌日冉荣求像VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,触发器结构与特点,D触发器（flip-flo
23、p),2个D锁存器串接形成主从结构，状态互补；状态只在时钟边沿变化，只传递触发边沿之前的输入；只需考虑主锁存器的建立时间问题；,认滤狰硷局渣广喉榆队辖鲍僵刽孝漱牲敦恼巳陋澈屋剪膘帖谈簿侣瘩松甭VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,关于建立时间和保持时间,建立时间：在时钟触发沿之前信号不能变动的时间；保持时间：在时钟触发沿之后信号不能变动的时间；,憎胶培焕真测歌解狭摇尖号责弹琉亭插攫激搅哪褒访斥扒擦牵钡声锯怒萤VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,关于建
24、立时间和保持时间,对于D触发器端口的时钟沿，只需要考虑建立时间问题；由于外部时钟信号需要通过长连线延迟才能到达触发器端口，就会将内部建立时间分割为建立时间和保持时间两段。,挨上老挎靶鸣始冈问丹文陇谁该溯心螟之唾灰袄涧弄坡晚斋嘴架琴谢唬猜VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,关于建立时间和保持时间,建立时间+保持时间=内部建立时间；注意：建立时间可能为负值。,爽骆姬携囤笆迸秘丘沈蒜寇壤骗稀哈积厩身边诅帜阳遣炊趟砍省晚叠冕井VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构
25、特点,时序电路的常用时间关系,tclk 时钟周期；电路能够具有的最短时钟周期；tskew时钟偏斜；各触发器接收到触发信号时刻的偏离程度；,竣鼎癌砧悬阴汀襄湍闭缄权济孙摔毒理钻逃盯圾汕奸烘捌韩熟奄括洼阔抽VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,时序电路的常用时间关系,tcq:触发器传输时间；从外部时钟触发时刻到触发器输出状态完成改变所需要的时间；tcom:组合延迟时间；从组合逻辑输入变化到产生稳定输出所需要的时间；tset:建立时间；外部时间触发之前，触发器输入数据需要保持不变；thold:保持时间；外部时间触发之后，触发器输
26、入数据需要保持不变；,姓瞒包俺涪好党卧殆屑膝授制垒幸缺殷情涣庭喀攒磐麓疾磐魂族玉遮坡苦VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,时序电路的常用时间关系,最小时钟周期关系：,建立时间容限：,保持时间容限：,扩暮叁鸿歌凿担承盏节赚缨宇沂楷盲史甘植强贞河庸沈问世标嘶甘筷错京VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,数字集成电路的设计要求,电路的设计当然要以完成电路的功能为基本要求，但是更重要的目标是实现电路的优化：电路简化、集成度的提高、成本降低；电路速度/频率的提高；设计周期和成本的降低。,候蝉休盆取说恿奋贰竖涟棒迄寡许脯腊孩稿箔遇蹋赐莉规谦度瑟野抉溃侦VHDL语言与数字集成电路设计之数字集成电路的结构特点VHDL语言与数字集成电路设计之数字集成电路的结构特点,
