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1、高速电路PCB设计实践,学习高速电路PCB设计的必要性高速电路设计理论基础PCB简介PCB EDA 软件简介PCB设计流程,课程时间：（周一至周五）8：00 11：00；14：00 17：00,高速数字电路设计理论基础,高速与低速的区别？什么是高速电路？高速电路与高频电路的区别？传输线理论,高速数字电路简介,高速数字信号由信号的边沿速度决定，一般认为上升时间小于4倍信号传输延迟时，可视为高速信号。平常讲的高频信号是针对信号时钟频率而言的。设计开发高速电路应具备信号分析、传输线、模拟电路的知识,频率 vs.信号沿即信号的时钟频率Fclock vs.信号的有效频率Fknee,Tr信号的上升时间,电
2、信号传播,电信号在真空中的传播速度大约是30万公里每秒，即31010 cm/s(表示幂运算)，亦即约11800 mil/ns.在其他介质中，假设相对介电常数为Er，则传播速度约为：11800Er0.5 mil/ns 一般PCB板FR4材料的介电常数是4左右，所以，电信号在其中的传播速度大约是11800/(40.5)=5900 mil/ns,信号在沿着传输线传输时，是以电磁波的形式传输的。电磁波包含时变的电场和磁场。,假设一种脉冲信号的上升沿大约是1.0ns（有效频率0.5GHz），它在FR-4的印刷电路板中沿内层走线传输有5.6in.长，这由以下公式可算得：,上升时间,单位时延,上升沿长度,取
3、Td=180ps/inch得L=5.6 inch,高速数字电路简介,四种常见传输线,PCB中的传输线,电视天线,电话线、网线,PCB板中的传输线分析,相对介电常数,我们常用的PCB介质是FR4材料的，相对空气的介电常数是4.2-4.7。这个介电常数是会随温度变化的，在0-70度的温度范围内，其最大变化范围可以达到20%。介电常数的变化会导致线路延时10%的变化，温度越高，延时越大。介电常数还会随信号频率变化，频率越高介电常数越小。100M以下可以用4.5计算板间电容以及延时,一般的FR4材料的PCB板中内层信号的传输速度为180ps/inch。表层一般要视情况而定，一般介于140与170之间。
4、,微带线 Microstrip,1 foot=12 inch1 inch=2.54 cm1 inch=1000 mils1英寸=1000密耳1oz=1.44 mils1盎司=1.44密耳原：1oz=31.1g 克在PCB板上，一平方英寸的铜箔，厚度为1.44mils时，质量为1oz。,微带线 Microstrip,微带线 Microstrip,带状线 Stripline,1 foot=12 inch1 inch=2.54 cm1 inch=1000 mils1英寸=1000密耳1oz=1.44 mils1盎司=1.44密耳,带状线 Stripline,带状线 Stripline,反射,传输线上
5、只要出现阻抗不连续点就会出现信号的反射现象，如：信号线的源端和负载端、过孔、走线分支点、走线的拐点等位置都存在阻抗变化，会发生信号的反射。通常所说的反射包括负载端反射和源端反射。负载端与传输线阻抗不匹配时会引起负载端反射，负载将一部分电压反射回源端。源端与传输线阻抗不匹配时会引起源端反射，由负载端反射回来的信号传到源端时，源端也将部分电压再反射回负载端。反射造成了信号振铃现象，如果振铃的幅度过大，一方面可能造成信号电平的误判断，另一方可能会对器件造成损坏。,反射,源端阻抗,传输线阻抗,负载阻抗,有正负,反射,造成过冲、振铃,反射,1消除一次反射:,消除二次反射:,改善方法：,短线:,反射串行端
6、接,串行端接匹配的信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应该大于等于传输线阻抗（轻微过阻尼），即RS=Z0-R0,反射并行端接,简单，但要保证足够大的高电平驱动电流，所以电流消耗大,简单，但选择VBIAS要保证驱动源在输出高低电平时的汲取能力,比较困难。,分压器型端接，利用上下拉电阻构成端接来吸收反射。虽然降低了对器件驱动能力的要求，但R1和R2一致从系统电源中吸收电流，会增加系统的直流功耗。,反射多负载端接,反射造成反的其它原因,过孔走线分支走线拐角,反射过孔,反射减小过孔影响,从成本和信号质量两方面考虑，选择合理尺寸的过孔大小。比如对6-10层的内存模块PCB设计来说，选用
7、10/20Mil（钻孔/焊盘）的过孔较好，对于一些高密度的小尺寸的板子，也可以尝试使用8/18Mil的过孔。目前技术条件下，很难使用更小尺寸的过孔了。对于电源或地线的过孔则可以考虑使用较大尺寸，以减小阻抗。上面讨论的两个公式可以得出，使用较薄的PCB板有利于减小过孔的两种寄生参数。PCB板上的信号走线尽量不换层，也就是说尽量不要使用不必要的过孔。电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好，因为它们会导致电感的增加。同时电源和地的引线要尽可能粗，以减少阻抗。在信号换层的过孔附近放置一些接地的过孔，以便为信号提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地过孔。,反射走线分
8、支,分支造成反射现象,反射走线拐角,PCB简介,PCB的作用PCB的分类PCB的发展趋势,PCB的作用,为元器件提供固定、装配的机械支撑为元器件提供电气连接与绝缘为元器件焊接提供阻焊图形，为元器件插装、检查、维修提供识别字符,PCB（Printed Circuit Board）印刷电路板也称PWB（Printed Wiring Board）印刷线路板，简称印制板,PCB分类,按层叠结构（Constructor）分按成品硬度（Hardness）性能分按孔的导通状态分按材质分按表面制作分按用途分,PCB可分别根据层叠结构(constructor)、成品硬度性能(hardness)、孔的导通状态、材
9、质、表面制作、用途等进行分类,按层叠结构分,单面板、双面板、多层板（层数是以铜箔（导电层）的层数为依据）,单面板：所用的绝缘基板上只有一面是敷铜面，用于制作铜箔导线，而另一面只印上没有电气特性的元件型号和参数等。,按层叠结构分,单面板、双面板、多层板（层数是以铜箔（导电层）的层数为依据）,双面板：在绝缘基板的上、下二面均敷铜层，都可制作铜箔导线，底面和单面板作用相同，而在顶面除了印制元件的型号和参数外，和底层一样可以制作成铜箔导线，元件一般仍安装在顶层，为了解决顶层和底层相同导线之间的连接关系，采用金属化过孔来实现。,按层叠结构分,单面板、双面板、多层板（层数是以铜箔（导电层）的层数为依据）,
10、多层板：由电气导电层和绝缘材料层交替粘合而成，成本较高，导电层数目一般为4、6、8等，且中间层（即内电层）一般是连接元件管脚数目最多的电源和接地网络，层间的电气连接同样利用层间的金属化过孔实现。,按成品硬度（Hardness）性能分,硬板（Rigid PCB也称刚性）、软板（Flexible PCB也挠性印制板）、软硬板（Rigid-Flex PCB也称刚挠结合板）刚性印制板PCB具有一定的机械强度，用它装成的部件具有一定的抗弯能力，在使用时处于平展状态。一般电子设备中使用的都是刚性印制板PCB。挠性印制板PCB是以软层状塑料或其他软质绝缘材料为基材而制成。它所制成的部件可以弯曲和伸缩，在使用
11、时可根据安装要求将其弯曲。,按孔的导通状态分,6,16,L1L2,L5L6,3,L3L4,8,L7L8L9,L10L11,L12,6,通孔,盲孔,埋孔,按材质分,a.有机材质如酚醛树脂、玻璃纤维/环氧树脂、Polyimide、BT/Epoxy等。b.无机材质如铝、Copper-invar-copper(CIC)、ceramic等,铝基板PCB,按用途分：通信/耗用性电子/军用/计算机/半导体/电测板,BGA等,按表面制作分：（solderSurface）Hot Air Level Soldering 喷锡(HASL)Entek/OSP（防氧化）板Carbon Oil 碳油板Peelable M
12、ask 蓝胶板Gold Finger 金手指板Immersion Gold 沉金板Gold Plating 镀金Immersion Tin 沉锡板Immersion Silver 沉银板(D2厂）,PCB技术的发展趋势,高密度互连技术(HDI，High Density Inverter)组件埋嵌新型材料光电PCB制造工艺、设备更新,高密度互连技术(HDI，High Density Inverter),小型化HDI产品：小型化HDI最初是指成品尺寸和重量的缩减，这是通过自身的布线密度设计以及使用新的诸如 uBGAs这样的高密度器件来实现，内部互连采用埋孔工艺结构的主要是6层或者8层板。,封装用的
13、高密度IC基板：高密度基板的HDI板主要集中在4层或6层板，层间以埋孔实现互连，其中至少两层有微孔。其目的是满足倒装芯片高密度I/O数增加的需求。该技术适用于倒装芯片或者邦定用基板,高性能产品的高层数板：高层数HDI板通常是第1层到第2层或第1层到第3层有激光钻孔的传统多层板。该技术适用于拥有高I/O数或细间距元件的高层数HDI板,组件埋嵌,在PCB的内层形成半导体器件(称有源组件)、电子组件(称无源组件)或无源组件。,新型材料,无论是刚性PCB或是挠性PCB材料,随着全球电子产品无铅化,要求必须使这些材料耐热性更高,因此新型高Tg、热膨胀系数小、介质常数小，介质损耗角正切优良材料不断涌现,光
14、电PCB,光电PCB,PCB的发展趋势,PCB EDA 软件简介,Cadence AllegroAltium DesignerPADS（PowerPCB）、Mentor WGCadence Allegro组件介绍,Front-end PCB design（PCB前端设计）Front-end PCB design requires functional conflict resolution and the unambiguous capture of goals and constraints.Cadence technology supports multiple design approa
15、ches for accurate simulations and tradeoffs.PCB前端设计（电路原理图）需要明确设计目的、解决功能冲突、设计规则参数。Cadence提供多种设计仿真分析方法。,Cadence Allegro SPB（Silicon Package Board）,FPGA-PCB co-design（FPGA-PCB协同设计）Integrating large-pin-count FPGAs with many different types of user-configurable pins and assignment rules extends the time
16、 to do pin assignment.Manual pin assignment approaches can extend design cycles and increase the risk of unnecessary PCB re-spins.Cadence replaces manual and error-prone processes with two placement-aware technologies that automate pin assignment.FPGA集成了很多不同类型的引脚，电路板设计时，手工分配这些引脚要花很多时间，且PCB返工的风险极大。Ca
17、dence的自动分配引脚技术代替人工绘制，避免人工失误。,AMS simulation（AMS仿真）Finding problems early with accurate simulations before fabrication saves time and budget.Cadence analog/mixed-signal(AMS)simulators enable accurate modeling,verification,and optimization of designs to reduce risk.在PCB生产前，精确的仿真能节约时间与金钱。Cadence 的混合信号仿
18、真软件能够通过精确建模、验证、优化设计以降低风险。,Layout and routing（布局和布线）Shrinking design cycles and a growing number of nets with constraints require customers to adopt PCB design methodologies that increase predictability and accelerate design turnaround.Cadence layout and routing technology offers a scalable,easy-to-u
19、se,constraint-driven PCB design solution for simple to complex PCBs,including those with RF etch components.为了减少设计周期、连线的限制越来越多，要求设计者用的PCB设计软件拥有可预测性并能加快设计周期。Cadence 布局和布线工具提供可扩展、易用、从单层到多层电路板、射频元件制作等印刷电路板约束规则的设计解决方案。,Cadence Allegro SPB（Silicon Package Board）,Signal and power integrity（信号与电源完整性）Stress
20、es on signal and power integrity grow with every increase in speed,complexity,and miniaturization.Cadence technology helps you address everything from simple electrical analysis to multi-board signal simulations in the multi-gigabit range.电路板的速度越快、功能越多、面积越小，对信号与电路的完整必要求越高。Cadence可从简单电气分析到多层电路板信号完整性分
21、析，进行高达GHz以上的仿真。,Library and design data management（数据管理）Desktop access to current component information and design data is vital to cost-effective,on-time project delivery.The Cadence library and design data management environment provides advanced features for intra-company and design chain collabo
22、ration and control.高效、及时交付项目，需要提供设计软件版本、设计数据。Cadence 的数据管理功能便宜公司内部设计团队管理与协同合作。,Cadence Allegro SPB（Silicon Package Board）,PCB软件Altium Designer,早期为Protel99、Protel DXP2004。澳大利亚Altium公司出品，界面好看，操作相对简单，画封装，拼版，生产gerber等都挺方便，国内还有很多企业都还在用Protel 99或DXP。但覆铜功能差，相对其它软件对电脑配置要求较高，适合中低端（单层、双层电路板）电路设计。,PADS（PowerPC
23、B）,Mentor WG 即 Mentor Expedition，是Mentor Graphics推出基于Windows界面的PCB 设计工具。Mentor WG软件自带的有原理图输入工具Design Capture，但现在 Mentor 公司推荐的是 Mentor DxDesigner Mentor WG 的组合。Mentor也是高端软件，国内用的相对Cadence少,即PowerPCB，用的人也是相当的多，好用，易上手。界面简单，适合于中低端（单层、双层电路板）设计,国内公司使用的EDA工具,Intel：Concept+Allegro+SpecctraQuestDell：DXD+Alleg
24、ro+SQ原理图也有一部分是 CaptureHuawei：viewdraw+Allegro+SpecctraQuest+ExpEDAtionZTE：Concept+Allegro+SpecctraQuest+ExpEDAtionUT：Concept+Allegro、PowerPCB+SpecctraQuestCsico：Concept+Allegro+SpecctraQuestHp：Concept+Allegro+SpecctraQuest 从 Boardstation转成 Alllegro 流程Moto：Concept+Allegro+SpecctraQuest 从 Boardstation
25、转成 Alllegro 流程Nokia:Mentor BA+ZUKEN BDCHIPCON（TI）：CADSTAR,Cadence Allegro 16.3组件,Cadence Help:帮助文档Design entry CIS：原理图绘制（应用广泛、可以转换到Mentor和PADS）Design entry HDL：原理图绘制（可定制，但通用性低、不易转换其它格式）Design entry rules checker（HDL的规则检查工具）FPGA System Planner：OrCAD 相关：原OrCAD公司的设计工具融合至CadencePackage designer：IC封装设计和分
26、析PCB editor：完整的PCB设计软件PCB router：CCT布线器PCB SI：建立数字PCB系统和集成电路封装设计的集成高速设计和分析环境Physical viewer：Project Manager：Design Entry HDL 的项目管理器PSpice AD：原OrCAD公司的仿真工具PSpice AA：原OrCAD公司的仿真工具SigXplorer：网络拓扑的提取和仿真SiP：SiP Digital Architect：System Architect：AMS Simulator：混合信号仿真系统PCB Editor Utilities：包含PAD Design、DB Doctor、Batch DRC等PSpice Accessories：仿真工具附件,PCB设计流程,原理图设计绘制流程创建工程与项目*.obj，*.DSN设置页面大小、环境参数添加创建元件符号库放置元器件parts原理图布线、修正创建网表netlist（导出网表）存盘打印（建议约五分钟保存数据一次，防止软件出错，造成数据丢失）PCB Layout设计流程新建电路板*.brd电路板环境设置（页面大小、颜色）电路板层叠数、元件封装符号（Footprint）库设置规则设置导入网表（元器件、连线逻辑关系）元器件布局、布线存盘、打印（输出光绘图）,
