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1、EDA技术实用教程,第4讲,VHDL设计初步,今天的内容,点名（假条）对于4选1多路选择器的VHDL文本输入设计，掌握的学生人数统计超过一半则跳过第一小节。,第一小节,VHDL描述以及对应的时序仿真图的简单解读课前提问，四种端口类型是哪四种？课前提问，关上书，实体和结构体的区别？课前提问，综合的四个层次？,4,与Out 端口比，Buffer端口具有回读功能，也即内部反馈，但在设计时最好不要使用buffer，因为buffer类型的端口不能连接到其他类型的端口上，无法把包含该类型端口的设计作为子模块元件例化，不利于大型设计和程序的可读性。若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为
2、缓冲，由该信号完成回读功能。,注：out与buffer的区别总结：,5,双向端口Inout是四种端口类型中最为特殊的一种，最难以学习和掌握，为此专门提供一个简单程序进行阐述,部分程序如下：control,in1为in，x为out，q为inout模式。,process(control,q,in1)begin if(control=0)then x=q;else q=in1;x=“ZZZZZZZZ”;end if;end process;,process(control,q,in1)begin if(control=0)then x=q;q=“ZZZZZZZZ”;else q=in1;x=“ZZZ
3、ZZZZZ”;end if;end process;,关于双向端口INOUT的使用总结：,【例4-1】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b;END ARCHITECTURE one;,实体,结构体,4.1 多路选择器VHDL描述,图4-1 mux21a实体,图4-2 mux21a结构体,2选1多路选择器的VHDL描述,【例4-2】ENTITY mux21a IS PORT(a,b:
4、IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e:BIT;BEGINd=a AND(NOT S);e=b AND s;y=d OR e;END ARCHITECTURE one;,【例4-3】.ARCHITECTURE one OF mux21a IS BEGIN y=(a AND(NOT s)OR(b AND s);END ARCHITECTURE one;,4.1.1 2选1多路选择器的VHDL描述,【例】ENTITY mux21a IS PORT(a,b,s:IN B
5、IT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s=0 THEN y=a;ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;,4.1.1 2选1多路选择器的VHDL描述,图4-3 mux21a功能时序波形,以下几页，是给记忆不好的同学回忆的，看过以后就是今天进一步强调的程序书写的重点,4.1.2 VHDL相关语法说明,1.实体,实体语句结构,实体说明单元的一般语句结构：ENTITY 实体名 IS GENERIC(类
6、属表);PORT(端口表);END ENTITY 实体名;,GENERIC类属说明语句,类属说明的一般书写格式如下：GENERIC(常数名:数据类型:=设定值;常数名:数据类型:=设定值);,类属说明是实体说明中的可选项，放在端口说明之前,例：GENERIC(m:TIME:=3ns),例LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY andn IS GENERIC(n:INTEGER);-定义类属参量及其数据类型 PORT(a:IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);-用类属参量限制矢量长度 c:OUT STD_LOG
7、IC);END;,PORT（端口）说明,PORT(端口名:端口模式 数据类型;端口名:端口模式 数据类型);,其中的端口名是设计者为实体的每一个对外通道所取的名字，端口模式是指这些通道上的数据流动方式。数据类型是指端口上流动的数据的表达格式或取值类型，VHDL要求只有相同数据类型的端口信号和操作数才能相互作用。,PORT说明语句是对一个设计实体界面的说明及对设计实体与外部电路的接口通道的说明，其中包括对每一接口的输入输出模式和数据类型的定义。其格式如下：,端口模式,数据类型,VHDL语言的IEEE1076/93标准规定，EDA综合工具提供的数据类型为布尔型（Boolean）、位型（Bit）、位
8、矢量型（Bit-Vector）和整数型（Interger）。,结构体的一般语言格式：,ARCHITECTURE 结构体名 OF 实体名 IS 说明语句BEGIN 功能描述语句END ARCHITECTURE 结构体名;,结构体具体指明了设计实体的行为，定义了设计实体的功能，规定了设计实体的数据流程，指派了实体中内部元件的连接关系,2 结构体,说明语句对结构内部使用的数据类型、常数、信号、子程序和元件等元素进行定义。说明语句不是必需的功能描述语句用于描述实体逻辑功能和电路结构。功能描述语句可以是并行语句，也可以是顺序语句或是它们的混合。,结构体的组成部分,以上几页，是给记忆不好的同学回忆的，接下
9、来，是今天进一步强调的程序书写的重点,用VHDL语言描述结构体功能有3种方法,行为描述法：采用进程语句，顺序描述设计实体的行为数据流描述法：采用进程语句顺序描述数据流在控制流作用下被加工、处理、存储的全过程结构描述法：采用并行处理语句描述设计实体内的结构组织和元件互连关系,3 操作符,表4-1 VHDL操作符列表,表4-2 VHDL操作符优先级,操作符,【例】SIGNAL a，b，c:STD_LOGIC_VECTOR(3 DOWNTO 0)；SIGNAL d，e，f，g:STD_LOGIC_VECTOR(1 DOWNTO 0)；SIGNAL h，I，j，k:STD_LOGIC；SIGNAL l
10、，m，n，o，p:BOOLEAN；.a=b AND c;-b、c 相与后向a赋值，a、b、c的数据类型同属4位长的位矢量 d=e OR f OR g;-两个操作符OR相同，不需括号 h=(i NAND j)NAND k；-NAND不属上述三种算符中的一种，必须加括号 l=(m XOR n)AND(o XOR p);-操作符不同，必须加括号 h=i AND j AND k;-两个操作符都是AND，不必加括号 h=i AND j OR k;-两个操作符不同，未加括号，表达错误 a=b AND e;-操作数b 与 e的位矢长度不一致，表达错误 h=i OR l;-i 的数据类型是位STD_LOGIC
11、，而l的数据类型是.-布尔量BOOLEAN，因而不能相互作用，表达错误。,逻辑操作符,关系操作符,【例】ENTITY relational_ops_1 IS PORT(a，b:IN BITVECTOR(0 TO 3);m:OUT BOOLEAN);END relational_ops_1;ARCHITECTURE example OF relational_ops_1 IS BEGIN m=(a=b);END example;,【例】ENTITY relational_ops_2 IS PORT(a，b:IN INTEGER RANGE 0 TO 3;m:OUT BOOLEAN);END re
12、lational_ops_2;ARCHITECTURE example OF relational_ops_2 IS BEGIN m=b);END example;,六种关系运算操作符：“=”(等于)、“/=”(不等于)、“”(大于)、“=”(大于等于)“=”(小于等于),5分钟速记，然后做游戏,上一节课，我们讲过IF THEN和CASE WHEN,现在系统的列入了本PPT中，大家跟我一起来复习或者学习一次。,4.IF_THEN条件语句,顺序执行语句，只能用在进程中，有三种表现形式：,IF 条件 THENEND IF;,IF 条件 THENELSEEND IF;,例：Library ieee;
13、use ieee.std_logic_1164.all;Entity encoder isPort(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(1 downto 0);end encoder;architecture example_if of encoder is beginprocess(d)begin if(d(0)=0)then q=“11”;elsif(d(1)=0)then q=“10”;elsif(d(2)=0)then q=“01”;else q=“00”;end if;end process;End exa
14、mple_if;,优先级编码器真值表,5.WHEN_ELSE条件信号赋值语句,赋值目标=表达式1 WHEN 赋值条件1 ELSE 表达式2 WHEN 赋值条件2 ELSE.表达式n；,注意：1、条件信号语句不能进行嵌套2、条件信号语句是并发语句，进程内外都可以使用,例：用条件信号赋值语句设计四选一电路模块,Library ieee;Use ieee.std_logic_1164.all;Entitu mux4 isPort(d0,d1,d2,d3,a,b:in std_logic;q:out std_logic);End mux4;Architecture arch of mux4 is si
15、gnal sel:std_logic_vector(1 downto 0);Begin sel=b,6.PROCESS进程语句和顺序语句,Process语句在VHDL程序中，是描述硬件并行工作行为的最常用，最基本的语句,进程语句格式,PROCESS语句结构的一般表达格式如下 进程标号:PROCESS(敏感信号参数表)IS 进程说明部分 BEGIN 顺序描述语句 END PROCESS 进程标号;,PROCESS 组成,进程要点,1）PROCESS为一无限循环语句,2）PROCESS中的顺序语句具有明显的顺序/并行运行双重性,3）进程必须由敏感信号的变化来启动,4）进程语句本身是并行语句,5）信
16、号是多个进程间的通信线,6）一个进程中只允许描述对应于一个时钟信号的同步时序逻辑,【例】ENTITY mul ISPORT(a,b,c,selx,sely:IN BIT;data_out:OUT BIT);END mul;ARCHITECTURE ex OF mul IS SIGNAL temp:BIT;BEGINp_a:PROCESS(a,b,selx)BEGIN IF(selx=0)THEN temp=a;ELSE temp=b;END IF;END PROCESS p_a;p_b:PROCESS(temp,c,sely)BEGIN IF(sely=0)THEN data_out=temp
17、;ELSE data_out=c;END IF;END PROCESS p_b;END ex;,7.文件取名和存盘,1）取名最好与文件实体名相同；2）文件后缀名必须是.vhd3）VHDL设计文件必须存于指定为工程的目录中，此目录将被设定为work库，work库的路径即为此目录的路径,总结,一个完整的VHDL语言程序通常包括实体、构造体、配置、包集合和库5个部分。实体用于描述所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；包集合存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元组成系统设计的不同版本；库存放已经编译的实体、构造体、包集合、和配置。,接下来
18、，是自学内容，相对比较简单,有疑问提问，5分钟后我提问，回答上来的加分,4.2 寄存器描述及其VHDL语言现象,4.2.1 D触发器的VHDL描述,【例4-9】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1:STD_LOGIC;-类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS(CLK)BEGIN IF CLKEVENT A
19、ND CLK=1 THEN Q1=D;END IF;Q=Q1;-将内部的暂存数据向端口输出 END PROCESS;END bhv;,D触发器,4.2.2 D触发器VHDL描述的语言现象说明,1.标准逻辑位数据类型STD_LOGIC,BIT数据类型定义：TYPE BIT IS(0,1);,STD_LOGIC数据类型定义：TYPE STD_LOGIC IS(U,X,0,1,Z,W,L,H,-);,STD_LOGIC所定义的9种数据的含义是：U表示未初始化的；X表示强未知的；0表示强逻辑0；1表示强逻辑1；Z表示高阻态；W 表示弱未知的；L表示弱逻辑0；H表示弱逻辑1；-表示忽略。,Library
20、 ieee;USE IEEE.STD_LOGIC_1164 ENTITY mux21a IS PORT(a,b:IN std_logic;s:IN std_logic;y:OUT std_logic);END mux21a;ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b;END one;,例：,2.设计库和标准程序包,库是用来存储和放置可编译的设计单元的地方，通过其目录可查询、调用。设计库中的设计单元可以用作其他VHDL描述的资源,一般的，设计库中放程序包，不同库中所放的程序包的个数不一致。程序包放子程序，子程序中含有函数、过程、
21、元件等基础设计单元。,库的种类,使用库和程序包的一般定义表式是：LIBRARY;USE.ALL;,USE语句的使用有两种常用格式：USE 库名.程序包名.项目名；USE 库名.程序包名.ALL；,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.STD_ULOGIC;USE IEEE.STD_LOGIC_1164.RISING_EDGE;,VHDL程序包,例：计数器,Library ieee;Use ieee.std_logic_1164.all;Use;Entity count is port(clk:in std_logic;q:out std_logic_vect
22、or(3 downto 0);End count;Architecture arch of count is signal m:std_logic_vector(3 downto 0);begin,process(clk)begin if clkevent and clk=1 then if(m=“1111”)then m=“0000”;else m=m+1;end if;end if;end process;q=m;End arch;,3.SIGNAL信号定义和数据对象,定义格式：SIGNAL 信号名：数据类型:=初始值；,信号的使用和定义范围是实体、结构体和程序包，在进程和子程序的顺序语句
23、中不允许定义信号,信号赋值语句：目标信号名=表达式；,【例4-10】ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q=D;END IF;END PROCESS;END;,数据对象,数据对相类似于一种容器，它接受不同数据类型的赋值。数据对象有三类：信号，变量和常量,4.上升沿检测表式和信号属性函数EVENT,关键词EVENT是信号属性，VHDL通过以下表达式来测定某信号的跳变边沿：EVENT,边沿检测语句：clockEVENT and clock=1 检测上升沿 clockEVENT
24、and clock=0 检测下降沿,*现场可编程门阵列 field programmable gate array(FPGA)*复杂可编程逻辑器件complex programmable logic device（CPLD）*硬件描述语言hardware description language（HDL）大规模集成large scale integration（LSI）中规模集成medium scale integration（MSI）,5.不完整条件语句与时序电路,【例4-9】ENTITY COMP_BAD IS PORT(a1:IN BIT;b1:IN BIT;q1:OUT BIT);EN
25、D;ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS(a1,b1)BEGIN IF a1 b1 THEN q1=1;ELSIF a1 b1 THEN q1=0;-未提及当a1=b1时，q1作何操作END IF;END PROCESS;END;,图4-5 例4-9的电路图,【例4-10】ENTITY COMP_GOOD IS PORT(a1:IN BIT;b1:IN BIT;q1:OUT BIT);END;ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS(a1,b1)BEGIN IF a1 b1 THEN q1
26、=1;ELSE q1=0;END IF;END PROCESS;END,图4-6 例4-10的电路图,4.2.3 实现时序电路的VHDL不同表达方式,【例4-11】.PROCESS(CLK)BEGINIF CLKEVENT AND(CLK=1)AND(CLKLAST_VALUE=0)THEN Q=D;-确保CLK的变化是一次上升沿的跳变 END IF;END PROCESS;,【例4-12】.PROCESS(CLK)BEGINIF CLK=1 AND CLKLAST_VALUE=0-同例4-13 THEN Q=D;END IF;END PROCESS;,4.2.3 实现时序电路的VHDL不同表
27、达方式,【例4-13】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 IS PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1:STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF rising_edge(CLK)-CLK的数据类型必须是STD_LOGIC THEN Q1=D;END IF;Q=Q1;END PROCESS;END;,4.2.3 实现时序电路的VHDL不同表达方式
28、,【例4-14】.PROCESS BEGIN wait until CLKevent and clk=1;-利用wait语句 Q=D;END PROCESS;,【例4-15】.PROCESS(CLK)BEGIN IF CLK=1 THEN Q=D;-利用进程的启动特性产生对CLK的边沿检测 END IF;END PROCESS;,【例4-16】.PROCESS(CLK，D)BEGIN IF CLK=1-电平触发型寄存器 THEN Q=D;END IF;END PROCESS;,4.2.3 实现时序电路的VHDL不同表达方式,图4-7 边沿型触发器时序波形,图4-8 电平触发型寄存器的时序波形,
29、异步时序电路,特点*1.电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；2.电路中没有统一的时钟；3.电路状态的改变由外部输入的变化直接引起。设计*一般分为两步:第一步确定各位触发器时钟信号,第二步求电路状态方程、激励方程、输出方程。显然,第二步工作是建立在第一步工作基础上,只有确定了时钟信号,才能有效设计其它电路。是否能将异步时序电路设计仅通过对其时钟设计一步完成?笔者在教学过程中,认真分析异步时序电路特点,提出了基于时钟设计的异步时序逻辑电路设计法,从而避免了求解电路状态方程、驱动方程,简化了异步时序电路设计。,例：带异步复位的D触发器,LIBRARY
30、IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF4 IS PORT(CLK:IN STD_LOGIC;clr,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END DFF4;ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS(CLK,clr)BEGIN if clr=0 then Q=0;elsif CLKEVENT AND CLK=1 THEN Q=D;END IF;END PROCESS;END bhv;,4.3.1 半加器描述和CASE语句,【例4-20】LIBRARY IEEE;-或门逻辑描述 US
31、E IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a；ARCHITECTURE one OF or2a IS BEGIN c=a OR b;END ARCHITECTURE one;,【例4-21】LIBRARY IEEE;-半加器描述(1)USE IEEE.STD_LOGIC_1164.ALL;ENTITY adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY adder;ARCHIT
32、ECTURE fh1 OF adder is BEGIN so=NOT(a XOR(NOT b);co=a AND b;END ARCHITECTURE fh1;,4.3 1位二进制全加器的VHDL设计,图4-10半加器h_adder电路图,图4-11 全加器f_adder电路图,ab so co0000011010101101,表4-1 半加器h_adder逻辑功能真值表,【例4-22】LIBRARY IEEE;-半加器描述(2)USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_
33、LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc so so so so NULL;END CASE;END PROCESS;END ARCHITECTURE fh1;,【例4-22】.-半加器描述(3)SIGNAL abc,cso:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc cso cso cso cso=10;END CASE;END PROCESS;END ARCHITECTURE fh1;,
34、【例4-23】ENTITY f_adder IS PORT(ain,bin,cin:IN STD_LOGIC;cout,sum:OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT or2a PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;BEGIN
35、 u1:h_adder PORT MAP(a=ain,b=bin,co=d,so=e);u2:h_adder PORT MAP(a=e,b=cin,co=f,so=sum);u3:or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;,4.3.1 半加器描述和CASE语句,1.CASE语句,CASE语句的一般表式是：,CASE ISWhen=;.;；When=;.;；.when others=END CASE；,Case语句常用来描述总线行为、编码器和译码器的结构,例：PROCESS(abc)BEGIN CASE abc IS WHEN 00=s
36、o so so so NULL;END CASE;END PROCESS;,process(s,a,b,c,d)begin case s is when 00=zzzznull;end case;end process;end behav;,library ieee;use ieee.std_logic_1164.all;entity mux4 isport(s1,s2:in std_logic;a,b,c,d:in std_logic;z:out std_logic);end entity mux4;architecture behav of mux4 is signal s:std_log
37、ic_vector(1 downto 0);begin s=s1,结论：,选择器的行为描述即可以用if语句，也可以用case语句If语句是有序的，先处理最起始、最优先的条件，后处理次优先的条件Case语句是无序的，所有表达式值都并行处理。Case语句中的条件表达式中的值必须举穷尽，又不能重复不能穷尽的条件表达式的值用others表示,接下来是操作指导,请自己对照文本和之前我教的进行。看能否理解步骤。（注意，软件界面不同，不要照抄）,STEP1：建立 工作库文件夹,STEP2：输入设计项目原理图/VHDL文本代码,STEP3：存盘，注意 原理图/文本取名,STEP4：将设计项目设置成Projec
38、t,STEP5：选择目标器件,STEP11：硬件测试,STEP9：引脚锁定并编译,STEP8：仿真测 试和波形分析,STEP7：建立仿真波形文件,STEP6：启动编译,STEP10：编程 下载/配置,VHDL文本输入设计流程,4.4 VHDL文本输入设计方法初步,为设计全加器新建一个文件夹作工作库,文件夹名取为My_prjct注意，不可用中文！,编辑输入并保存VHDL源文件,新建一个设计文件,使用文本输入方法设计，必须选择打开文本编辑器,图4-13 在文本编辑窗中输入VHDL文件并存盘,图4-12 建立文本编辑器对话框,文本编辑窗,用键盘输入设计文件：多路选择器,存盘文件名必须取为：mux21
39、a.vhd,注意，要存在自己建立的文件夹中,文件存盘后，关键词将改变颜色！否则文件名一定有错！,图4-14 设定当前文件为工程,首先点击这里,然后选择此项，将当前的原理图设计文件设置成工程,最后注意此路径指向的改变,注意，此路径指向当前的工程！,首先选择这里,器件系列选择窗，选择ACEX1K系列,根据实验板上的目标器件型号选择，如选EP1K30,注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来,选择编译器,编译窗,4.4.3 选择VHDL文本编译版本号和排错,图5-15 设定VHDL编译版本号,选择此项,选择VHDL1993项,选择此项,消去这里的勾,编译出错！,4.4.3 选择V
40、HDL文本编译版本号和排错,图4-16 确定设计文件中的错误,打开错误提示窗,错误所在,错误所在,改正错误,完成编译！,首先选择此项，为仿真测试新建一个文件,时序仿真,选择波形编辑器文件,从SNF文件中输入设计文件的信号节点,点击“LIST”,SNF文件中的信号节点,用此键选择左窗中需要的信号进入右窗,最后点击“OK”,消去这里的勾，以便方便设置输入电平,在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾),选择END TIME调整仿真时间区域。,选择65微秒比较合适,用此键改变仿真区域坐标到合适位置。,点击1，使拖黑的电平为高电平,先点击b，将其点为黑色,然后先点击此处将弹出时钟周期设置窗,设置输入信号b的周期为800ns,设置输入信号a的周期为2us,仿真波形文件存盘！,选择仿真器,运行仿真器,4.4.4 时序仿真,图4-17 mux21a仿真波形,选择引脚锁定选项,引脚窗,此处输入信号名,此处输入引脚名,按键“ADD”即可,注意引脚属性错误引脚名将无正确属性！,再编译一次，将引脚信息进去,选择编程器，准备将设计好的半加器文件下载到目器件中去,编程窗,在编程窗打开的情况下选择下载方式设置,选择此项下载方式,下载（配置）成功！,
