《DDR原理简介及相关测试.ppt》由会员分享，可在线阅读，更多相关《DDR原理简介及相关测试.ppt（30页珍藏版）》请在三一办公上搜索。
1、学习报告,一、DDR 2简介二、DDR EA量测,一 DDR原理简介,DDR SDRAM 全称为 Double Data Rate SDRAM，中文名为“双倍数据流 SDRAM”。DDR SDRAM 在原有的 SDRAM 的基础上改进而来。下图即为简单的DDR的数据传递方式。,Input and output function descriptionDDR2,Input and output function descriptionDDR2,Bank：Bank表示一个存储阵列。在对一个存储单元进行寻址的时候，首先制定一个行地址，再制定一个列地址然后对其进行读写操作。Page:对于Bank里面的
2、每一行的存储单元的总和即叫做Page。,COLBITS:the number of column address bitsORG:the number of I/O(DQ)bits,在DDR2初始化时候首先需要进行MRS(Mode Register Set)以及EMRS(Extended Mode Register Set)的配置。其中MRS 主要是对CAS latency,burst length,burst sequence,test mode,DLL reset,WR and various vendor specific options 实现DDR2的各种应用。EMRS主要是对DLL
3、disable function,driver impedance,additive CAS latency,ODT(On Die Termination),single-ended strobe,and OCD(off chip driver impedance adjustment)。,CAS Latency:CAS潜伏期。CAS为列地址选通脉冲，在列地址确定之后就可以传输数据，但是仍需要经过一段时间才会有数据发出，这段间隔的时间即为CAS潜伏期，简写为CL。Additive Latency:简称AL。在RAS命令之后会立即执行CAS命令，CAS命令发出到被设备执行的时间则成为AL。延时参
4、数越小，内存运行速度越快，但是有的内存不能运行较低的延时，可能会丢失数据RL：Read Latency WL:Write Latency.RL=AL+CL.WL=RL-1,Burst Length:突发长度。简称为BL，Burst模式是数据连续传输的方式，连续传输周期的数量就是突发长度BL。,DM(DATA Mask)即为数据屏蔽。前面所提的数据传输的突发长度，如果连续写入数据其中有不需要的数据，就是通过DM信号来对其进行屏蔽。1个DM信号对应8个数据位(DQ)，当DM为高电平时，则同一DQS/DQS#触发的数据被屏蔽。,Precharge operation:预充电操作。预充电就是在对某一行
5、进行完读写操作后，要对另一行进行寻址，就需要将原来的有效行关闭，重新发送行列地址，因此precharge命令就是关闭现有的工作行并开始新的行操作。Precharge命令在Clock的上升沿被触发，条件为CS,RAS and WE are LOW and CAS is HIGH。Precharge可以对一个Bank进行操作或者对所有的Bank进行同步操作，具体的设定通过A10,BA0,BA1,BA2来实现,从Read到Precharge命令的最小时间为AL+BL/2+max(RTP,2)-2 CLKPrecharge命令必须在tRAS满足之后才能执行。同时read到precharge的最小时间还
6、需要满足=tRTP。tRTP:在Read命令后，从Clock的上升沿到最后的四位预读取的时间就是tRTP(Read to Precharge)tRAS:DDR行有效至有效预充电的最短时间叫做tRAS.tRP:在发出Precharege命令之后还需要经过一段时间才允许发送RAS行有效命令打开新的工作行，这段时间被称为tRP。tRP越小，DDR运行速度越快。从Write到Precharge命令的最小时间为WL+BL/2+tWR在DDR进行写的时候，从Burst write完成到Precharge命令执行的时间被称为tWR,Precharge operation,Precharge operatio
7、n,Read to Precharge,Write to Precharge,Auto Precharge operation,当A10设定为高的情况下，Auto Precharge operation被使能。当Read命令后，在大于tRAS和tRTP被满足的条件下，在Read命令AL+BL/2的周期的CLK的边沿触发时出开始进行Auto Precharge。当Write命令后，在大于tWR满足的情况下，在CLK的边沿触发时开始Auto Precharge,ODTOn Die Termination,On Die Termination功能即可以对DQ,DQS/DQS,RDQS/RDQS,an
8、d DM的终端电阻进行开关，可以改善信号完整性。ODT通过EMRS来进行控制,Refresh operation,当 CLK的边沿触发到CS,RAS and CAS LOW and WE HIGH，Chip开始进入Refresh operation，在Refresh之前所有的Bank都必须被预充电，从预充电命令到Refresh命令执行的时间必须大于tRP。从一个refresh命令到另一个refresh命令的时间要大于tRFC(Refresh周期)，,Self Refresh operation,Self Refresh Command(SRC)可以在其他的系统关闭电源的情况下保持DDR中的数据
9、，且此时也不需要外部时钟。CS,RAS,CAS and CKE 保持LOW with，WE HIGH 时在CLK的边沿触发SRC，此时ODT必须关闭.在进入Self Refresh模式后，除了CKE信号其他信号都不需要关注，但是电源必须稳定。在推迟Self Refresh模式之前必须保证外部时钟已经稳定,二 DDR EA量测,Recommended DC operation conditions,DDR 3,DDR 2,AC and DC input Logic level for single-ended signals-DDR2,AC and DC input Logic level fo
10、r single-ended signals/Differential signalsDDR3,VIH(AC),VIH(DC),VIL(AC)and VIL(DC)都受Vref的影响，Vref也有AC/DC之分，对于VIH(AC),VIH(DC),VIL(AC)and VIL(DC)计算式中的Vref应该被理解为Vref(DC).如下图所示。,Differential Cross point voltage-DDR2,Cross point voltage是指CLK/CL#DQS/DQS#交叉点处的电压值，实际的测试值到VDD/2处的值标示为Vix(input signal)/Vox(outp
11、ut signal).CLK/CLK#,DQS/DQS#,LDQS LDQS#,UDQS UDQS#的Vix,Vid须满足如下SPEC的要求,Differential Cross point voltage-DDR3,Cross point voltage是指CLK/CL#DQS/DQS#交叉点处的电压值，实际的测试值到VDD/2处的值标示为Vix.如下图所示。CLK/CLK#和DQS/DQS#的Vix必须满足SPEC的要求,Setup time and Hold up time,Setup time:接收端需要数据提前于时钟沿稳定存在的时间Hold time:数据信号在被时钟触发后保持的时间
12、,定义：Address and control setup time(tIS)Address and control hold time(tIH)Data and DM setup time(tDS)Data and DM hold time(tDH),Setup time and Hold up time SPEC for DDR2,注：tIS(base),tIH(base)的值为当CLK/CLK#的Diff slew rate为2V/ns,adress/CMD的slew rate为1V/ns的时候的基本值 tDS(base),tDH(base)的值为当DQS/DQS#的Diff slew
13、rate为2V/ns,DQ的single-end slew rate为1V/ns的时候的基本值,Setup time and Hold up time derating values for DDR2,对于实际的setup time和hold time参照的SPEC的值因如右边公式,其中的derating值应按照实际量测的slew rate值从下表查出,Setup time and Hold up time SPEC for DDR3,注：tIS(base),tIH(base)的值为当CLK/CLK#的Diff slew rate为2V/ns,adress/CMD的slew rate为1V/n
14、s的时候的基本值 tDS(base),tDH(base)的值为当DQS/DQS#的Diff slew rate为2V/ns,DQ的single-end slew rate为1V/ns的时候的基本值,Setup time and Hold up time derating values for DDR3,对于实际的setup time和hold time参照的SPEC的值因如右边公式,其中的derating值应按照实际量测的slew rate值从下表查出,Single-ended signals Slew rate,Slew rate即为信号上升和下降时的斜率值。,Slew rate又分为Setup time时的上升和下降and Hold time时的上升及下降。具体的定义如下表所示,Single-ended signals Slew rate,Slew rate in Hold time,Slew rate in Setup time,对于CLK/CLK#的量测还应包括low pulse width(tCL)，High pulse width(tCH),period(tCK),Jitter(tJIT),
