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1、传统数字系统设计流程,现代数字系统设计流程,ISE13.1集成开发环境介绍-主界面介绍,基于VHDL语言的ISE设计流程-一个数字系统的设计原理,基于VHDL语言的ISE设计流程-设计内容,使用ISE13.1完成一个数字系统的设计，其内容包括：工程的建立；三位计数器的设计；设计综合和查看综合结果；三位计数器设计仿真；分频器的设计；用户约束的添加和设计实现；布局布线结果的查看；设计下载到FPGA芯片PROM文件的生成和下载到PROM中,基于VHDL语言的ISE设计流程-启动ISE13.1软件,方法1：在开始菜单下找到ISE的启动图标,方法2：在桌面上找到ISE图标，点击该图标启动ISE13.1软
2、件,基于VHDL语言的ISE设计流程-新建工程,基于VHDL语言的ISE设计流程-新建工程,输入工程名字：counter,工程所在的目录,基于VHDL语言的ISE设计流程-新建工程,基于VHDL语言的ISE设计流程-创建一个新工程,基于VHDL语言的ISE设计流程-创建一个新工程,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,设计总结,基于VHDL语言的ISE设计
3、流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,基于VHDL语言的ISE设计流程-创建一个新的设计文件,下一步对该模块进行综合,基于VHDL语言的ISE设计流程-对该设计文件进行综合,行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。行为级综合的输入为系统的行为级描述，输出为寄存器传输级描述的数据通路。行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时，行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。行为级综合所需要完成的任务从广义
4、上来说可以分为分配、调度以及绑定。,基于VHDL语言的ISE设计流程-对该设计文件进行综合,在ISE的主界面的处理子窗口的synthesis的工具可以完成下面的任务：查看RTL原理图（View RTL schematic）查看技术原理图（View Technology Schematic）检查语法（Check Syntax）产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。,基于VHDL语言的ISE设计流程-对该设计文件进行综合,控制台界面中给出综合过程的信息,基于VHDL语言的ISE设计流程-对该设计文件进行综合,综合工具在对设计的综合过
5、程中，主要执行以下三个步骤：语法检查过程，检查设计文件语法是否有错误；编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列；映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件；,基于VHDL语言的ISE设计流程-查看综合后的结果,通过查看综合后的结果，你就会清楚地理解到底什么是综合？综合的本质特征。,基于VHDL语言的ISE设计流程-查看综合后的结果,基于VHDL语言的ISE设计流程-查看综合后的结果,基于VHDL语言的ISE设计流程-查看综合后的结果,基于VHDL语言的ISE设计流程-揭开LUT的秘密,0 0 00 0 10 1 00 1 1 1 0 0 1 0
6、 11 1 01 1 1,终于明白了FPGA的LUT是怎么实现逻辑功能的,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,基于VHDL语言的IS
7、E设计流程-对该设计进行行为仿真,基于VHDL语言的ISE设计流程-对该设计进行行为仿真,关闭整个仿真窗口,继续下面的设计,为了将来在硬件上看到灯的变化所反映的计数器的工作状态,需要在top.vhd设计文件,添加分频时钟部分代码,基于VHDL语言的ISE设计流程-对该设计继续添加代码,基于VHDL语言的ISE设计流程-对该设计继续添加代码,基于VHDL语言的ISE设计流程-对该设计继续添加代码,基于VHDL语言的ISE设计流程-添加实现约束文件,基于VHDL语言的ISE设计流程-添加实现约束文件,基于VHDL语言的ISE设计流程-添加实现约束文件,基于VHDL语言的ISE设计流程-添加实现约束
8、文件,基于VHDL语言的ISE设计流程-添加实现约束文件,基于VHDL语言的ISE设计流程-添加实现约束文件,基于VHDL语言的ISE设计流程-添加实现约束文件,保存引脚约束,并退出该界面,基于VHDL语言的ISE设计流程-实现设计,基于VHDL语言的ISE设计流程-实现设计,基于VHDL语言的ISE设计流程-查看布局布线后结果,基于VHDL语言的ISE设计流程-查看布局布线后结果,基于VHDL语言的ISE设计流程-查看布局布线后结果,基于VHDL语言的ISE设计流程-查看布局布线后结果,关闭FPGA Editor界面,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,准备工作:将HE
9、P的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标板上的JTAG7针插口连接;计算机自动安装JTAG驱动程序;给EXCD-1目标板上电;,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,鼠标右击该区域,出现,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的I
10、SE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-下载设计到FPGA芯片,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成
11、PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,关闭该界面,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,下面将生成的PROM文件烧到PROM芯片中。,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,基于VHDL语言的ISE设计流程-生成PROM文件并下载到PROM,关闭电源重新上电，程序从PROM自动引导到FPGA芯片中。,关闭配置界面，不保存任何信息。（一定不要保存任何信息）,
