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基于LPM的数控分频器的设计,2012-3-6,原理图,引脚：,data：置入计数器的并行数据输入clock:上升沿触发计数时钟输入clk_en:高电平使能所有同步操作输入信号updown:上升沿触发计数时钟输入cin：最低进位输入aclr:异步清零输入aset异步置位输入q计数输出sload在clk的上升沿同步并行数据加载输入cout计数进位或借位输出LPM_WIDTH计数器位宽cnt_en计数使能控制,原理分析,如图所示的设置，计数器位宽为4，即为4位计数器。当计数器计满“1111”时，由cout发出进位信号给并行加载控制信号sload，使得4位并行数据d3.0数据被加载进计数器中，此后计数器将在d3.0数据的基础上进行加/减计数。如果是加法计数，则分频比为R=“1111”-d3.0+1，即如果d3.0=12，则R=4，即clk每进入4个脉冲，cout输出一个脉冲；如果作为减法计数时，分频比为R=d3.0+1，即如果d3.0=12，则R=13.,
