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1、2.1 结构概述2.2 总线结构 2.3 中央处理器 2.4 中央存储器 2.5 片内外围设备2.6 复位电路,第2章 TMS320C54x的硬件结构,2.1 结构概述,1.TMS320C54x DSP的主要特性,2.TMS320C54x的硬件结构框图,它围绕8条总线由10大部分组成:,2.2 总线结构,1.总线数目与作用,1条程序总线(PB)：传送取自程序存储器的指令代码和立即操作数,3条数据总线(CB、DB和EB)：将内部各单元连接在一起,4条地址总线(PAB、CAB、DAB和EAB)：传送执行指令所需的地址,2.各种方式所用到的总线,2.3 中央处理器,中央处理器（CPU）由运算部件和控
2、制部件组成：,(1)一个40位的算术逻辑单元（ALU）(2)两个40位的累加器（ACCA和ACCB）(3)一个桶形移位器(4)1717位乘法器(5)40位加法器(6)比较、选择和存储单元（CSSU）(7)指数编码器(8)各种CPU寄存器,2.3.1 运算部件,1算术逻辑单元（ALU）,2累加器,累加器A和B都可分成3个部分:,累加器在CPU中的表示:,3桶形移位器,4乘法器/加法器单元,5比较、选择和存储单元,6指数编码器,指数编码器是用于支持单周期指令EXP的专用硬件。,在EXP指令中,累加器中的指数值能以二进制补码的形式存储在T寄存器中,范围为831位。指数值定义为前面的冗余位数减 8 的
3、差值,即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，该操作将产生负值。,【例】EXP A；（冗余符号位-8）T寄存器ST T，EXPONET；将指数值存到数据存储器中NORM A；对累加器进行归一化,2.3.2 控制部件,控制部件是TMS320C54x芯片的中枢神经，由各种控制寄存器及流水线指令操作控制逻辑组成。,1处理器工作方式控制及寄存器PMST,(1)PMST各位的定义,(2)数据存储前的饱和处理步骤,a.根据指令要求对累加器的40位数据进行移位。b.将40位数据饱和处理成32位数据，饱和处理与SXM位有关。c.按指令要求操作数据。d.在指令执行期间，累加器的内
4、容不变。,2状态寄存器ST0,ST0各位的定义:,3状态寄存器ST1,ST1各位的定义:,ST1反映寻址要求，计算的初始状态设置，I/O及中断控制。,ST0反映寻址要求和计算的中间运行状态。,2.4 中央存储器,TMS320C54x系列片内程序和数据存储空间配置,1.存储器地址、空间分配,扩展程序存储器结构图,2程序存储器,TMS320C5402可寻址1MW（兆字）的片外存储器的存储空间。它的片内ROM、DARAM、SARAM都可通过软件映像到程序空间，此时CPU可以自动地按程序空间方式对它寻址。,TMS320C5402有4KW片内ROM，内容如图：,3数据存储器,根据型号的不同，其容量范围为
5、10200KW（千字），包括片上ROM、DARAM、SARAM。当CPU产生的数据地址在片内数据存储器范围内时，便直接对片内数据存储器寻址；当CPU产生的数据地址不在片内数据存储器范围内时，CPU自动对片外数据存储器寻址。,为了提高CPU的并行处理能力，片内DARAM和数据ROM细分成80H个存储单元构成若干数据块。用户可在一个指令周期内从同一块DARAM或ROM中取出两个操作数，且将数据写入另一块DARAM或ROM中。右图为DARAM前1KW的数据存储器配置图。,（1）第一类特殊功能寄存器,4特殊功能寄存器,（2）第二类特殊功能寄存器,2.5 片内外围设备,1通用I/O引脚,2软件可编程等待状态发生器,3可编程块切换逻辑,4主机接口,5硬件定时器,6时钟发生器,7串行通信接口,2.6 复位电路,1复位状态,TMS320C54x复位时，CPU中的主要寄存器ST0，ST1，PMST的状态分别为ST0=1800H，ST1=2900H，PMST=FF80H。由于芯片内部工作在程序计数器控制的节奏下，由各寄存器控制各种片内功能，因此复位状态决定了芯片的最初情况。同时，在复位情况下，各引脚状态不同，了解初始状态可以有助于外设控制设计。,2复位电路,TMS320C54x复位有3种方式，即上电复位、手动复位和软件复位。前两种是通过硬件电路实现的复位，后一种则是通过指令方式实现的复位。,
