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1、SDRAM原理及应用,主要内容,存储器分类SDRAM分类及特点 SDRAM结构及接口 SDRAM操作与时序 内存的新特性与发展趋势,重点内容,一、存储器分类,存储器分类1/3,随机存储器(RAM)和只读存储器(ROM),半导体存储器分类,DRAM的特点,1、随机存取当存储器中的消息被读写时，所需时间与这段信息所在的位置无关。相对的，读取或写入顺序访问（Sequential Access）存储设备中的信息时，所需时间与位置就会有关系（如磁带）。2、易失性当电源关闭时RAM不能保留数据。如需保存数据，就必须把它们写入一个长期存储设备中（如Flash）。RAM和ROM的最大区别在于RAM在断电后所保
2、存的数据会自动消失，而ROM不会。3、需要刷新 动态随机存取存储器依赖内部存储区的电容器存储数据。电容未充电代表0，充满电代表1。由于电容器或多或少有漏电的情形，若不作特别处理，数据会渐渐随时间消失。刷新是指定期读取电容器的状态，然后按照原来的状态重新为电容器充电，弥补流失的电荷。需要不断刷新正好解释了随机存取存储器的易失性。,二、SDRAM分类及特点,SDRAM的分类,1、SDR SDRAM Single Date Rate Synchronous Dynamic Random Access Memory,2、DDR SDRAM Double Date Rate SDRAM,3、DDR2 S
3、DRAM,4、DDR3 SDRAM,关于频率和预取,核心时钟频率：SDRAM内部核心的工作频率。外部时钟频率：经时钟引脚从外部提供给SDRAM的时钟。数据传输频率：实际数据的传输频率。,DRAM有两个时钟，一个是内部时钟，一个是外部时钟。在SDRAM与DDR1时代，这两个时钟频率是相同的，但在DDR2内存中，内部时钟变成了外部时钟的一半。以DDR2 400为例说明，数据传输频率为400MHz（对于每个数据引脚，则是400Mbps/pin），外部时钟频率为200MHz，内部时钟频率为100MHz。因为内部一次传输的数据就可供外部接口传输4次，虽然以DDR方式传输，但数据传输频率的基准外部时钟频率
4、仍要是内部时钟的两倍才行。,关于频率和预取,那什么是4bit数据读预取呢？先从内存基本工作步骤说起：从系统接收读取命令寻址预读数据保存在内存单元队列 传输到内存I/O缓存传输到CPU系统处理。DDR内存采用200MHz的核心频率，通过两条路线同步传输到I/O缓存，实现400M的是实际频率。DDR2采用100M的核心频率，通过四条传输路线同步传输至I/O缓存，同样实现400M的实际频率。正是因为DDR2可以预取4bit数据，所以可以采用四路传输，而由于DDR只能预读2bit数据，则只能采用200M的两条传输线路实现400M。这样，DDR2就完全实现了在不降低总频率的情况下，将核心频率降低到100
5、M，从而能够实现更小散热量，更低电压要求。而预读取则是指对于即将执行的数据，采用预先读取待用的技术，在需要时既可快速进入处理环节，这样减少了数据查找、等待、排队的时间。,4bit 预取,三、SDRAM结构及接口,SDR SDRAM的结构框图,SDR SDRAM容量计算,Row Address：A0A11Column Address：A0-A8Bank=4Data Width=16bitCapacity=4k x 512 x 4bank x 16bit=128Mbit,内存基本单元所有的DRAM基本单位都是由一个晶体管和一个电容器组成,电容器的状态决定了这个DRAM单位的逻辑状态是1还是0；电容
6、器不能持久的保持储存的电荷，所以内存需要不断定时进行周期性的刷新，才能保持暂存的数据。,Memory Bank基本结构,一个Bank由内存阵列、传感放大器、行解码器和列解码器组成。传感放大器用来放大从基本单元读出或写入内容时的电荷。行列解码器用来定位由CPU指定的操作地址。,每个DRAM基本单元代表一个“位”（也就是一个bit），并且有一个由列地址和行地址定义的唯一地址。8bit组成一个字节，字节是内存中最小的可寻址单元。DRAM基本单元不能被单独寻址,否则现在的内存将会更加复杂，而且也没有必要。很多DRAM基本单元连接到同一个列线和同一个行线，组成了一个矩阵结构，这个矩阵结构就是一个Bank
7、。大部分的SDRAM芯片由4个Bank组成。,DDR SDRAM的结构框图,DDR SDRAM接口定义,VDD、VDDQ：电源供电CLK、/CLK:差分时钟CKE:时钟使能/CS：片选信号BA0-BA1:块选择（决定哪个块进行读、写、刷新、预充电等操作）/RAS：行地址选取/CAS：列地址选取A0-A11:地址DQ0-DQ15:双向数据DQS:数据选通信号，控制I/O buffer，数据真正的同步信号/WE：读/写信号，高电平为读命令，低电平为写命令DM、/DM：数据标志位，标示当前数据是否为有效数据,四、SDRAM操作与时序,SDR SDRAM上电及初始化过程,SDR SDRAM上电及初始化
8、过程,1、VDD（供输入buffer和逻辑电路）和VDDQ（供输出buffer）上电，此期间CKE保持低电平2、开始时钟并使CKE置高3、电源、时钟都稳定后，再等待200uS4、发出预充电命令（PALL）5、接着发出多个（8个以上）刷新命令（REF）6、发出模式寄存器设置命令（MRS）,初始化模式寄存器（DDR2 中还有EMRS，进行ODT,OCD等功能的设置和调整）。,状态描述,Idle：空闲状态，是所有命令开始时的状态。Row active：行地址有效，选定了操作对象的行地址和BANK地址，打开一个页面。Precharge：预充电，对当前行操作结束后要开始对一个新的行进行操作，必须要先进行
9、预充电操作。预充电后自动回到空闲状态。Read and write：对操作对象执行相应的读、写操作，操作完后自动回到行地址有效状态。Read and write with auto precharge：对操作对象执行相应的读、写操作，操作完后自动进行预充电状态。,SDR SDRAM典型读操作,突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的存储单元数量就是突发长度。只要指定起始列地址与突发长度，内存就会依次自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。BL越长，对连续的大数据量传输就越有好处，但是对零散的数据，BL太长反而会造成总线
10、周期的浪费。但对于DDR而言，由于采用了预取技术，突发长度不再指所连续寻址的存储单元数量，而是指连续的传输周期数。,突发长度（BL）,时序参数解释,行有效至行预充电时间（Active to Precharge Delay）。,时序参数解释,指RAS至CAS延迟。RAS(数据请求后首先被激发)和CAS(RAS完成后被激发)并不是连续的，存在着延迟。,tRCD:,tRAS:,tRP,RAS Precharge Time，行预充电时间。也就是内存从结束一个行访问到重新开始的间隔时间。,内存存取数据所需的延迟时间，简单说就是内存接到CPU指令后的反应速度。作为衡量内存品质的重要指标，CL延迟越小越好。
11、,CL（CAS Latency）,SDR SDRAM典型写操作,SDR SDRAM DQM读操作,SDR SDRAM DQM写操作,DDR SDRAM典型读操作,差分时钟是DDR的一个必要设计，但/CK的作用，并不能理解为第二个触发时钟，而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的/CK就起到纠正的作用，CK上升快下降慢，/CK则是上升慢下降快。,SDR的数据传输只与时钟上升沿同步，因此对于时
12、钟的占空比变化不关心；而DDR采用上升沿与下降沿同步，如果仍然采用单路时钟信号的话，很难精确控制数据的传输时间，因此采用差分时钟信号，可以抑制噪声及其他因素影响，并提高时钟速率。,数据选取脉冲（DQS）是DDR中的重要功能，它主要用来在一个时钟周期内准确区分出每个传输周期，并便于接收方准确接收数据。它实质上是数据真正的同步信号。,DDR SDRAM典型写操作,五、内存的新特性与发展趋势,所谓终结，就是让信号在电路的终端被吸收掉，从而不会在电路上形成反射，引起噪声，破坏信号完整性。在DDR时代，为了防止数据线终端反射信号，需要在主板上加大量的终结电阻，不仅增加了主板的制造成本，而且使PCB的布线
13、变得复杂。另一方面，不同的内存对终结电路的要求也不完全一样，终结电阻的大小决定了数据线的信号比和反射率，因此主板上的固定终结电阻并不能很好的匹配各种内存模组，还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的可调终结电阻，这样可以保证最佳的信号波形。因此ODT至少为DDR2带来两个好处，一是去掉了主板上的终结电阻降低成本、同时PCB板的设计更加容易；二是终结电阻可以和内存的“特性”相符，使其处于最佳状态。,ODT（on-die termination，片内终结器）,DDR2的新特性,OCD（Off-Chip Driver，片外驱动调校）,DDR 2通过OCD可以提高信号的完整性
14、。DDR2通过调整内部输出驱动的阻抗值来调整电压，从而平衡输出信号的上拉/下拉电阻值。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。,前置CAS（Posted CAS）,前置CAS是为了解决DDR内存中指令冲突而设计的功能。它允许CAS信号紧随RAS发送，相对于以往的DDR等于将CAS前置了。这样，地址线可以立刻空出来，便于后面的行有效命令发出，避免造成命令冲突而被迫延后的情况发生，但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期。,重置是DDR3新增的一项重要功能，将使DDR3的初始化处理变得简单，为此专门增加了一个相关引脚。当Reset命令
15、有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以降低功耗。在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁定回路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静，将使DDR3达到最节省电力的目的。,重置（Reset）,DDR3的新特性,在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令和地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。,参考电压分为两个,这是DDR3的一个可选项，通过这一功能，DDR3内存芯片可
16、以只刷新部分逻辑Bank，而不是全部刷新，从而最大限度的减少因自刷新产生的电力消耗。这一点与移动型内存（Mobile DRAM）的设计很相似。,局部自刷新PASR（Partial Array Self-Refresh）,温度自刷新SRT（Self-Refresh Temperature）,为了保证所保存的数据不丢失，DRAM必须定时进行刷新，DDR3也不例外。不过，为了最大的节省电力，DDR3采用了一种新型的自动自刷新设计（ASR，Automatic Self-Refresh）。当开始ASR之后，将通过一个内置于DRAM芯片的温度传感器来控制刷新的频率，因为刷新频率高的话，耗电就大，温度也随之
17、升高。而温度传感器则在保证数据不丢失的情况下，尽量减少刷新频率，降低工作温度。不过DDR3的ASR是可选设计，并不见得市场上的DDR3内存都支持这一功能，因此还有一个附加的功能就是自刷新温度范围（SRT，Self-Refresh Temperature）。通过模式寄存器，可以选择两个温度范围，一个是普通的的温度范围（例如0至85），另一个是扩展温度范围，比如最高到95。对于DRAM内部设定的这两种温度范围，DRAM将以恒定的频率和电流进行刷新操作。,DDR3除了拥有更高的内存带宽外，其实在延迟值方面也是有提升的，认为DDR3内存的延迟表现不及DDR2的观念是片面的。要计算整个内存模块的延迟值，
18、还需要把内存颗粒的工作频率计算在内。例如：DDR2-533的CL 4-4-4、DDR2-667的CL 5-5-5及DDR2-800的CL6-6-6，其内存延迟时间均为15ns。目前DDR3-1066、DDR3-1333和DDR3-1600的CL值分别为7-7-7、8-8-8及9-9-9，把内存颗粒工作频率计算在内，其内存模块的延迟值应为13.125ns、12ns及11.25ns，相比DDR2内存模块提升了约25%,CL延迟有提高,DDR2内存相对于DDR1，从生产工艺、封装、数据带宽、存储容量和产品架构等多方面进行了升级，使产品的稳定性、容量、速度、性价比等都有了极大的提升。DDR3内存相对于DDR2，其实只是规格上的提高，如数据带宽和存储容量的提升，但并没有真正的全面换代的新架构。通过各种新技术降低功耗是DDR3的一大亮点，符合节能环保的趋势要求。,小结,内存发展趋势,更大的容量（制程线宽、封装）更高的速度（预取技术）更低的功耗（供电电压）,谢谢大家!,
