《《VHDL辅导》PPT课件.ppt》由会员分享，可在线阅读，更多相关《《VHDL辅导》PPT课件.ppt（18页珍藏版）》请在三一办公上搜索。
1、VHDL考试拟采用题型,简答题20分填空题10分选择题10分程序分析题30分编程题30分,1.课本中第八章中逻辑电路设计，是考试重点，一些程序和类似程序会在考试中以程序分析题和编程题形式出现。（以课本及上课PPT为参考）2.除了第八章外，例1-1 例1-2 例5-2 例5-5 例6-8 例6-9 例6-10 例6-12 例6-13，这些程序也很经典，,VHDL知识点1,1、将以下英文名词译成中文:EDA，CPLD，FPGA，IEEE，ASIC,VHDL答:EDA：电子设计自动化；CPLD:复杂可编程逻辑器件;FPGA：现场可编程逻辑门阵列;IEEE：美国电气和电子工程师协会;ASIC：专用集成
2、电路;VHDL:超高速集成电路硬件描述语言。2、VHDL 的全称是什么？利用它设计硬件电路有哪些优点？答：VHDL 的全称Very High Speed Integrated Circuit Hardware Description Language（超高速集成电路硬件描述语言，利用VHDL 设计硬件电路具有以下特点：（1）设计文件齐全、方法灵活、支持广泛（2）系统硬件描述能力强（3）VHDL 语言可以与工艺无关编程（4）VHDL 语言标准、规范、易于共享和复用,3、一个基本的VHDL语言程序由哪两个部分构成，每个部分作用是什么？答：实体和构造体，实体描述外部引脚构成，构造体描述内部功能结构。
3、4.简述实体描述与原理图的关系、构造体描述与原理图的关系。答：实体的端口描述相当于原理图器件的引脚说明，实体描述的是器件的外部特征构造体的说明语句描述的是原理图器件的内部逻辑关系。5.VHDL语言构造体的描述方式有几种？每一种描述方式之间的差异如何？答：行为描述，RTL描述方式，结构描述方式。行为描述主要是对系统数学模型的描述，一般进行仿真难以进行逻辑综合；RTL描述主要是对系统内部构造与逻辑关系的描述，可以进行逻辑综合；结构描述大量使用模块化描述方式，采用component语句,block语句，便于实现积木化结构，能够进行逻辑综合。,6、VHDL语言的客体有哪几种？它们分别对应的物理含义是什
4、么？答：VHDL语言的客体包括：信号，常数，变量。信号所指具体中间电路的连线，引脚。常数指向具体电路中常量，如：电源，电流等。变量随时赋值，随时改变，指向具体电路中一些变化参数，没有具体的物理载体。7.Bit数据类型和std_logic数据类型有什么区别。答：Bit表示一位的信号值，取值只能为1或0；std-logic取值为9值逻辑系统有1，0，高阻态等；std-logic前需要加入下列语句：Library ieee;Use ieee.std_logic_1164.all;Bit前不需要加。,8、简单描述信号与变量的区别。答：信号与变量都是VHDL的客体，且在语言程序中都是作为可变参数使用，但
5、是二者有很大不同：1）信号有实际的物理意义，即具体的设计系统的中间引脚；变量则没有具体的物理意义，仅仅作为可变数学量使用。2）在具体的进程执行过程中，信号的赋值是进程一次执行完成方进行改变，而变量则是立即赋值，立即改变。3）信号的赋值符号用”=”，而变量则用”:=”.9、顺序语句和并行语句有什么区别？VHDL编程中需要注意些什么？答：并行语句主要有一般信号赋值语句、条件信号赋值语句、选择信号赋值语句；顺序语句主要有顺序控制语句（如：if语句、case语句、循环语句等）和wait语句。并行语句存在于进程外，并发执行，与语句所处的位值无关；顺序语句存在于进程内，语句按顺序执行，与语句所处的位值有关
6、。VHDL编程中，顺序控制语句（如：if语句、case语句、循环语句等）必须存在于进程内。,10.进程语句是如何启动的？答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是PROCESS（敏感信号表）IS，一种是PROCESS进程内部使用WAIT ON语句11简述元件例化语句的作用、组成及格式？答：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计调用。调用时就会用到元件声明和元件例化语句。二者缺一不可。元件声明格式如下COMPONENT 元件实体名 PORT(元件端口信息)；END COMPONENT；元件例化格式如下标号名：元件名 PORT MAP（端口列表）；
7、,VHDL知识点2,1.数100在VHDL语言中既可以表示整数又可以表示实数。（）2.在进程中任意交换语句的顺序，其执行结果不变。（）3.WAIT FOR 语句后面要求接敏感信号量。（）4.在IF语句的条件表达式中只能使用关系运算操作及逻辑运算操作的组合表达（）5.在使用进程时，敏感信号量必须跟在PROCESS（）的括号中。（）6.WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。（）7.在端口方向的描述中，BUFFER定义的信号不能供构造体再使用，而OUT定义的信号则可以再供构造体使用。（）8.一条信号代入语句，不能用一个进程来描述。（）9.代入符号两
8、边信号量只要求数据类型一致。（）10.VHDL语言中，逻辑运算左右有优先级别，且是从左至右运算（）,VHDL知识点3一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述：语句；语句；SUBPROGRAMS语句结构。2.目前可编程逻辑器件的两种主要类型是 FPGA 和 CPLD。3.COMPONENT语句中映射方式包括 和。4.VHDL有、四类运算操作符。5.一个时钟信号CLK的上升沿条件表示为。6.设D0为0,D1为0,D2为1,D1&D2&D3 的运算结果是。,7.数字3在VHDL中的整数表示和实数表示分别是 3 和 3.0。8.bit类型
9、和std_logic类型的数值状态分别是 和。9.VHDL中操作符“&”的具体名称是：并置运算符，它的基本功能是：用于位的连接。10.在VHDL中最常用的库是IEEE 标准库，最常用的数据包是 STD_LOGIC_1164数据包。VHDL的标识符名必须以字母开头，后跟若干字母、数字或单个下划线构成，但最后不能为下划线 12.程序中为变量赋值的符号是 为信号赋值的符号是 _13.在一个实体的端口方向说明时，输入使用in表示，那么构造体内部不能再使用的输出是用 表示；双向端口是用 表示；构造体内部可再次使用的输出是用 表示,14.当前最流行的并成为IEEE标准的硬件描述语言包括_VHDL_ 和_V
10、erilog HDL_。15.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为自上至下 的设计法。16.表示01；两值逻辑的数据类型是，表示01Z等九值逻辑的数据类型是_。17.VHDL程序的基本结构由、和_五部分组成。,1.wait until clk event and clk=0 的程序解释是：_。A.等待clk信号产生下降沿 B.等待clk信号产生上升沿C.等待clk信号变成高电平 D.等待clk信号变成低电平2.以下哪一种数据类型不属于VHDL的标准数据类型：（A）ASCII字符（B）错误等级（C）STD_LOGIC（D）字符串3.以下
11、关于客体的论述，正确的是：（A）常数一经赋值就无法改变（B）变量的物理载体是系统的中间连线（C）信号是局部量(D)变量用“=”代入，信号用“:=”代入4.以下关于进程语句的描述，错误的是：（A）进程语句的执行与挂起决定于敏感信号量的变化（B）进程与进程之间是并发的，进程内部的语句是顺序执行的（C）进程语句可以不设敏感信号量，而使用WAIT语句代替（D）并发信号代入语句不能用进程语句来代替,VHDL知识点4,5.VHDL最常用的库是。A、IEEE；B、STD；C、WORK;D、PACKAGE。6.以下对于WAIT语句的使用，哪一项是正确的：（A）process(a,b)（B）process be
12、gin begin Y=a and b;Y=a and b;wait on a,b;wait for a,b;end process;end process;(C）process(a,b)（D）process begin begin Y=a and b;Y=a and b;wait for a,b;wait on a,b;end process;end process;,7、在下列标识符中，（）是VHDL合法的标识符。A、4h_addeB、h_adde_；C、h_adder；D、_h_adde8、基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。A、自底向上；B、自顶向下；C、
13、积木式；D、顶层。9、在VHDL中，（）的数据传输是立即发生的，不存在任何延时的行为。A、信号；B、常量；C、数据；D、变量10、在VHDL中，（）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。A、信号；B、常量；C、数据；D、变量11、在VHDL中，为目标变量赋值的符号是（）。A、=：；B、=；C、:=；D、=12、VHDL的实体声明部分用来指定设计单元的（）A、输入端口；B、输出端口；C、引脚；D、以上均可,13、一个设计实体可以拥有一个或多个（B）A、设计实体；B、构造体；C、输入；D、输出4、在元件例化语句中，用（）符号实现名称映射，将例化元件端口声明语句中的信号名与P
14、ORT MAP中的信号名关联起来。A、=；B、:=；C、=；D、=5、在VHDL中，为了使已声明的数据类型、子程序、元件能被其它设计实体调用和共享，可以把它们汇集在（）中。A、设计实体；B、程序库；C、构造体；D、包集合6、VHDL中，FOR LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（）事先声明。A、必须；B、不必；C、其类型要；D、其属性要7.在VHDL中，语句“FOR i IN”定义循环次数为（）A、；B、；C、；D、,18.在VHDL中，含语句的进程的括号中后（）再加敏感信号，否则是非法的。A、可以；B、不能；C、任意；D、只能19、在VHDL的端口声明语句中
15、，用（）声明端口为双向方向。A、IN；B、OUT；C、INOUT；D、BUFFER20、如果a=1,b=1，则逻辑表达式（a AND b）OR（NOT b AND a）的值是。A.0 B.1 C.2 D.不确定 21.如果a=1,b=0，则逻辑表达式（a XOR b）OR（NOT b AND a）的值是。A.0 B.1 C.2 D.不确定,VHDL考试程序分析题举例,library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity JS64 is port(clk,clr,updn:in std_lo
16、gic;qa,qb,qc,qd,qe,qf:out std_logic);end entity JS64;architecture rtl of JS64 is signal count_6:std_logic_vector(5 downto 0);beginqa=count_6(0);qb=count_6(1);qc=count_6(2);qd=count_6(3);qe=count_6(4);qf=count_6(5);process(clr,clk)is,begin if(clr=1)thencount_60);elsif(clkevent and clk=1)if(updn=1)the
17、n count_6=count_6+1;elsecount_6=count_61;end if;end if;end process;end architecture rtl;,答：该程序采用if多嵌套语句描述的是一个64进制的可逆计数器。clk是时钟信号;clr是高电平信号有效的复位信号;UPDN为控制端，当其为“1”时，进行加法计数，为“0”时进行减法计数。qa,qb,qc,qd,qe,qf为6位输出位。程序第三行调用了标准逻辑无符号程序包。构造体内部使用了进程语句。进程语句内使用if语句，复位信号优先级别最高，时钟信号次之。该计数器是异步复位。,分析程序，写出程序具体功能。,VHDL考试中程序编程题,注意：编程题有三道，能根据真值表写出VHDL程序；能根据电路原理图写出VHDL程序；一般常用的编程语句能熟练运用,
