《基本单元电路》PPT课件.ppt

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1、第4章 基本单元电路,第4章 基本单元电路,4.1 静态CMOS逻辑电路4.2 MOS传输门逻辑电路4.3 动态CMOS逻辑电路4.4 锁存器和触发器4.5 CMOS逻辑电路的功耗,北京大学微电子学系 贾嵩 2010,2,4.1 静态CMOS逻辑电路,以输出端为分界点，将多个NMOS和PMOS连接成具有一定串、并联关系的NMOS逻辑块和PMOS逻辑块。NMOS逻辑块的作用是把输出下拉到低电平，叫下拉网络(PDN);PMOS逻辑块的作用是把输出上拉到高电平，叫上拉网络(PUN)。,在稳定的输出高电平或输出低电平状态，PUN和PDN不会同时形成导通通路。,北京大学微电子学系 贾嵩 2010,3,4

2、.1 静态CMOS逻辑电路,4.1.1 静态CMOS逻辑门的结构特点4.1.2 静态CMOS逻辑门的分析方法4.1.3 静态CMOS逻辑门的设计4.1.4 用静态CMOS逻辑门实现组合逻辑,北京大学微电子学系 贾嵩 2010,4,4.1.1 静态CMOS逻辑门的结构特点,(1)两输入与非门结构特点NMOS管MN1和MN2串联在输出端与地之间。PMOS管MP1和MP2并联在 输出端与电源VDD之间。分析逻辑功能时，把MOS管看作理想开关。,北京大学微电子学系 贾嵩 2010,5,4.1.1 静态CMOS逻辑门的结构特点,(1)两输入与非门工作原理四种输入组合,北京大学微电子学系 贾嵩 2010,

3、6,4.1.1 静态CMOS逻辑门的结构特点,(2)两输入或非门结构特点结构和与非门对称NMOS管MN1和MN2并联PMOS管MP1和MP2串联,北京大学微电子学系 贾嵩 2010,7,4.1.1 静态CMOS逻辑门的结构特点,(2)两输入或非门工作原理四种输入组合,北京大学微电子学系 贾嵩 2010,8,4.1.1 静态CMOS逻辑门的结构特点,(3)复杂逻辑门的构成NMOS下拉网络“串与并或”PMOS上拉网络“串或并与”不仅适用于MOS管的串并联，也适用于子电路模块的串并联。最终实现带“非”的逻辑“与或非”(AND-OR-Inverter,AOI)、“或与非”(OAI),北京大学微电子学系

4、 贾嵩 2010,9,10,静态CMOS逻辑门的构成特点,1）每个输入信号同时接一个 NMOS管和一个PMOS管 的栅极,n输入逻辑门有 2n个管子。2）实现带“非”的逻辑功能 input:x1,x2,xn output:To be continued,北京大学微电子学系 贾嵩 2010,11,3)逻辑函数F(x1,x2,xn)决定于管子的 连接关系。NMOS：串与并或 PMOS：串或并与4)静态CMOS逻辑门保持了CMOS反相器无比电路的优点。,北京大学微电子学系 贾嵩 2010,4.1.1 静态CMOS逻辑门的结构特点,(3)复杂逻辑门例：实现下述逻辑,北京大学微电子学系 贾嵩 2010,

5、12,4.1.1 静态CMOS逻辑门的结构特点,(3)复杂逻辑门例：分析电路逻辑功能,北京大学微电子学系 贾嵩 2010,13,4.1.1 静态CMOS逻辑门的结构特点,结构特点：NMOS在下，PMOS在上；NMOS“串与并或”，PMOS“串或并与”，最终加“非”；每个输入同时接一个NMOS管和一个PMOS管的栅极，n个输入时，共有2n个MOS管；无静态电流，无比电路。,北京大学微电子学系 贾嵩 2010,14,15,静态CMOS电路结构,互补CMOS结构，上拉和下拉逻辑功能相同（避免短路和输出节点悬浮）大电容节点应该尽量靠近电源（减小输出节点电容）逻辑变形减少逻辑表达式中变量的重复可以共享串

6、并联器件（减少器件数目和电容）,北京大学微电子学系 贾嵩 2010,16,静态CMOS：实现不带“非”的逻辑,实现不带“非”的逻辑功能需要用互补CMOS门加一个反相器，或者是两级互补CMOS,例如实现：,方案一：,方案二：,北京大学微电子学系 贾嵩 2010,4.1.2 静态CMOS逻辑门的分析方法,(1)两输入与非门的直流特性假设VA=VB=Vin，两个NMOS管的阈值电压相等。,北京大学微电子学系 贾嵩 2010,17,4.1.2 静态CMOS逻辑门的分析方法,(1)两输入与非门的直流特性串联电路满足：IDN=IDN,1=IDN,2上面三式变形可得等效后：导电因子为KNeff，阈值电压为V

7、TN,北京大学微电子学系 贾嵩 2010,18,4.1.2 静态CMOS逻辑门的分析方法,(1)两输入与非门的直流特性并联的两个PMOS管情况类似。,北京大学微电子学系 贾嵩 2010,19,4.1.2 静态CMOS逻辑门的分析方法,(1)两输入与非门的直流特性等效反相器法其中，Kr=KN/KP是单个NMOS管和PMOS管导电因子之比。,北京大学微电子学系 贾嵩 2010,20,4.1.2 静态CMOS逻辑门的分析方法,(1)两输入与非门的直流特性假设VB=VDD，VA变化。,假设VA=VDD，VB变化，情况类似。,北京大学微电子学系 贾嵩 2010,21,4.1.2 静态CMOS逻辑门的分析

8、方法,(1)两输入与非门的直流特性：噪声容限考虑最坏情况。VNLM决定于左侧Vit，VNHM决定于右侧Vit。,输入短接的与非门和相同参数的对称反相器相比，Vit0.5VDD，高电平噪声容限下降。,北京大学微电子学系 贾嵩 2010,22,4.1.2 静态CMOS逻辑门的分析方法,(2)两输入与非门的瞬态特性等效反相器法最坏情况：上升时只有一个PMOS管充电，下降时所有串联的NMOS管放电。,北京大学微电子学系 贾嵩 2010,23,4.1.2 静态CMOS逻辑门的分析方法,(2)两输入与非门的瞬态特性下降时间是反相器的2倍(n输入则增大n倍)。或非门的上升时间增大。负载电容：n为扇入系数，N

9、为扇出系数。,北京大学微电子学系 贾嵩 2010,24,4.1.2 静态CMOS逻辑门的分析方法,(2)两输入与非门的瞬态特性,扇入/扇出系数的影响：扇入系数：负载电容、串联管子的等效导电因子扇出系数：负载电容,北京大学微电子学系 贾嵩 2010,25,4.1.2 静态CMOS逻辑门的分析方法,(3)复杂与或非门所有输入信号同步变化：并联的MOS管越多，等效导电因子越大；串联的MOS管越多，等效导电因子越小。,北京大学微电子学系 贾嵩 2010,26,4.1.2 静态CMOS逻辑门的分析方法,(3)复杂与或非门输入信号不同步变化：由最左边和最右边的传输特性曲线决定电路的噪声容限。,北京大学微电

10、子学系 贾嵩 2010,27,4.1.2 静态CMOS逻辑门的分析方法,(3)复杂与或非门瞬态特性：上升时间考虑PUN中串联管子最多的通路，下降时间考虑PDN中串联管子最多的通路。,北京大学微电子学系 贾嵩 2010,28,4.1.3 静态CMOS逻辑门的设计,等效反相器方法：根据给定的工艺参数和电路性能的要求，计算出KN,eff和KP,eff(串联支路中每个MOS管的导电因子增大n倍)；根据电路结构确定每个MOS管的导电因子；根据工艺条件确定MOS管的沟道长度和每个MOS管的沟道宽度。,北京大学微电子学系 贾嵩 2010,29,例题4.1-1,设计一个电路实现 的功能，并要求在驱动10fF外

11、部负载电容的情况下，输出上升和下降时间都不能大于40ps。针对0.13m工艺，已知:VTN=0.30V,VTP=-0.28V,n=220 cm2/V.s,p=76 cm2/V.s tOX=2.6E-09 m,VDD=1.2V。解：考虑到0.13m工艺的版图设计规则和工艺参数，对于一般宽长比（W/L）小于10的MOS管，其漏区pn结电容大约在1fF左右，为了简化计算，在外部负载电容较大的情况下，可以忽略输出节点的pn结电容。根据式（4.1-20）的上升时间公式和给定的参数，可以求出使上升时间为40ps所要求的KP,eff,即,北京大学微电子学系 贾嵩 2010,30,解题：,设计过程需要确定8个

12、器件的沟道宽度和长度,北京大学微电子学系 贾嵩 2010,31,解题,要使最坏情况下上拉通路和下拉通路的等效导电因子满足上述要求，则有根据给出的栅氧化层厚度tox，可以得到,北京大学微电子学系 贾嵩 2010,32,解题,又根据导电因子公式：取所有MOS管的沟道长度为0.13m，则可以求出电路中每个MOS管的沟道宽度：从这个例子可以看出，要使静态CMOS电路具有和CMOS反相器一样的性能（对比第三章例题），则要增大串联管的尺寸，n个管子串联则每个管子的宽度要增大n倍。,北京大学微电子学系 贾嵩 2010,33,4.1.4 用静态CMOS逻辑门实现组合逻辑,(1)8输入“与”性能不好：KN一定时

13、，下拉网络的等效导电因子下降；KN,eff一定时，每个NMOS管的沟道宽度增大；负载电容增大。,北京大学微电子学系 贾嵩 2010,34,4.1.4 用静态CMOS逻辑门实现组合逻辑,(1)8输入“与”4输入与非门比8输入与非门的性能好；2输入或非门比反相器的性能差。希望减小每个逻辑门的扇入系数，同时希望最后一级是反相器。,北京大学微电子学系 贾嵩 2010,35,4.1.4 用静态CMOS逻辑门实现组合逻辑,(1)8输入“与”综上分析，得到一个较好的电路结构。根据静态CMOS逻辑电路的构成规律，很容易画出对应的CMOS电路。,北京大学微电子学系 贾嵩 2010,36,4.1.4 用静态CMO

14、S逻辑门实现组合逻辑,(1)8输入“与”CL=2fF时的仿真结果扇入系数太大会使电路性能严重退化。一般来说，逻辑门的扇入系数不要超过3。,北京大学微电子学系 贾嵩 2010,37,4.1.4 用静态CMOS逻辑门实现组合逻辑,(1)8输入“与”CL=20fF时的仿真结果当驱动较大的外部负载电容时，2输入或非门的上升时间显著大于反相器的上升时间。第3种4级结构的每个逻辑门都很简单，总延迟时间比前两种2级结构小。,北京大学微电子学系 贾嵩 2010,38,4.1.4 用静态CMOS逻辑门实现组合逻辑,一般逻辑电路的设计流程:1)根据真值表写出逻辑表达式;2)进行适当的逻辑变换和化简;3)确定电路的

15、逻辑图和具体实现的电路;4)根据电路性能要求确定电路参数;5)完成电路的版图设计。,北京大学微电子学系 贾嵩 2010,39,4.1.4 用静态CMOS逻辑门实现组合逻辑,(2)异或(同或),北京大学微电子学系 贾嵩 2010,40,4.1.4 用静态CMOS逻辑门实现组合逻辑,(2)异或(同或)变换成“与或非”的形式：需要12个MOS管(包括产生反码信号的反相器)。,北京大学微电子学系 贾嵩 2010,41,4.1.4 用静态CMOS逻辑门实现组合逻辑,(2)异或(同或)用10个MOS管产生异或逻辑：,北京大学微电子学系 贾嵩 2010,42,43,用AOI门实现异或、同或功能,北京大学微电

16、子学系 贾嵩 2010,44,多路器（MUX）：通过控制信号从多个数据来源中选择一个传送出去。,约束条件：如果对m个数据进行m选一,（3）多路选择器,控制信号的位数应满足：,4.1.4 用静态CMOS逻辑门实现组合逻辑,北京大学微电子学系 贾嵩 2010,45,SY0D01D1,二选一多路器,真值表,多路器,北京大学微电子学系 贾嵩 2010,46,E Y0 高阻1 A,二选一多路器,真值表,三态缓冲器,北京大学微电子学系 贾嵩 2010,4.1.4 用静态CMOS逻辑门实现组合逻辑,四选一多路器多路器(MUX)：通过控制信号从多个数据来源中选择一个信号输出。必须保证每次选中且只选中一个数据。

17、四个数据的选择信号：根据真值表，可以得到输出的 逻辑表达式：,北京大学微电子学系 贾嵩 2010,47,4.1.4 用静态CMOS逻辑门实现组合逻辑,(3)四选一多路器为避免使用太复杂的与或非门，变换逻辑表达式：用了3个相同的二选一多路器；上拉通路和下拉通路最多都是2个管子串联。,北京大学微电子学系 贾嵩 2010,48,4.1.4 用静态CMOS逻辑门实现组合逻辑,(4)全加器根据真值表得到逻辑表达式：PUN和PDN结构对称：输入信号反相时对应的输出信号也反相，而NMOS导通和PMOS导通需要的输入信号刚好反相，得到的输出也反相。,北京大学微电子学系 贾嵩 2010,49,50,全加器：直接

18、实现,3输入异或门实现求和逻辑与或非门实现进位逻辑40个晶体管利用镜像结构减少串联PMOS数目,北京大学微电子学系 贾嵩 2010,51,全加器逻辑对称性,A B C S CO0 0 0 0 0 0 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 0 1 0 1 0 11 1 0 0 1 1 1 1 1 1,北京大学微电子学系 贾嵩 2010,52,全加器：资源复用,确定逻辑结构,北京大学微电子学系 贾嵩 2010,53,资源复用全加器：直接实现,28 Transistors，多个串联PMOS,北京大学微电子学系 贾嵩 2010,54,镜像结构全加器（mirror adder

19、）,V,DD,S,C,o,PMOS网络进行逻辑变形，减少串联器件数目,北京大学微电子学系 贾嵩 2010,4.1.4 用静态CMOS逻辑门实现组合逻辑,(4)全加器,利用资源复用减少了晶体管数目利用逻辑变形减少串联PMOS数目,北京大学微电子学系 贾嵩 2010,55,4.1.4 用静态CMOS逻辑门实现组合逻辑,总结设计方法：根据功能表述(真值表)，写出输出信号的逻辑表达式；通过逻辑化简，得到尽可能简化的逻辑结构；根据逻辑表达式画出对应的逻辑图和电路图；根据NMOS“串与并或”、PMOS“串或并与”构造电路图，并进行化简；根据性能要求和工艺参数设计每个MOS管的宽长比。,北京大学微电子学系

20、贾嵩 2010,56,4.2 MOS传输门逻辑电路,4.2.1 传输门的基本特性4.2.2 用传输门实现组合逻辑4.2.3 传输门阵列逻辑,北京大学微电子学系 贾嵩 2010,57,58,MOS传输门结构,NMOS传输门 Pass Transistor 源、漏端不固定双向导通,CMOS传输门Transmission GateNMOS,PMOS并联源、漏端不固定栅极接相反信号两管同时导通或截止,CMOS反相器NMOS,PMOS串联源端接固定电位、漏端输出栅极接相同信号两管轮流导通或截止,4.2.1 传输门的基本特性,MOS管有双向导通特性，可以传输高电平或低电平，这样使用的MOS管一般叫做传输管

21、(Pass Transistor)或传输门(Transmission Gate，TG)。,(1)传输门的传输特性以NMOS传输管为例，VC为控制信号。VC为低时，NMOS管截止，将输入端和输出端隔开；VC为高时，NMOS管导通，对输出端的负载电容充电或放电。,北京大学微电子学系 贾嵩 2010,59,60,NMOS传输门传输高电平特性,源端,(G),(D),(s),Hints:VD=VG,器件始终处于饱和区,直到截止,Vin=VDD,Vc=VDD,4.2.1 传输门的基本特性,(1)传输门的传输特性NMOS传输高电平：假设Vin=VDD，VC=VDD，Vout(0)=0V，NMOS始终饱和，当

22、Vout=VDDVTN时，NMOS截止，传输高电平结束阈值损失。减小阈值损失的方法：减小阈值电压或提高控制信号的电平。,北京大学微电子学系 贾嵩 2010,61,62,NMOS传输高电平,输出电压：有阈值损失工作在饱和区，但是电流不恒定衬偏效应增加阈值损失减小电流低效传输高电平(电平质量差，充电电流小),Vin=VDD,Vc=VDD，VoutVDDVth,4.2.1 传输门的基本特性,(1)传输门的传输特性NMOS传输低电平：假设Vin=0，VC=VDD，Vout(0)=VDD，NMOS先饱和，后线性，Vout=Vin=0时，流过NMOS的电流才变为零，无阈值损失。可以推断：PMOS传输高电平

23、时无阈值损失，传输低电平时有阈值损失。,北京大学微电子学系 贾嵩 2010,63,64,NMOS传输门传输低电平特性,漏端,(G),(s),(D),Hints:器件先处于饱和区，后处于线性区（类似于CMOS反相器中 的NMOS管）,Vin=0,Vc=VDD,65,NMOS传输低电平,输出电压：没有阈值损失先工作在饱和区，后进入线形区没有衬偏效应高效传输低电平（电平质量好，充电电流大）,Vin=0,Vc=VDD，Vout0,66,NMOS传输门等效电阻,估算NMOS传输门等效电阻传输低电平（深颜色点），传输高电平（浅颜色点）分别求出平均电阻传输高电平等效电阻约为低电平23倍,67,NMOS传输高

24、电平和低电平,由于工作状态不同，以及衬偏效应的影响NMOS传输高电平过程的等效电阻近似为传输低电平时的2-3倍,68,PMOS传输门传输特性,传输高电平情况,传输低电平情况,器件先处于饱和区，后处于线性区,器件始终处于饱和区,直到截止,69,NMOS/PMOS传输门：RC延迟,沿用反相器部分的分析模型，宽度为W的PMOS导电因子为K，等效电阻为R0，漏电容为C0，并有迁移率2倍近似如果负载电容只有传输管的漏电容，则宽度为W的NMOS的传输延迟：,70,传输管（NMOS/PMOS传输门）,结构简单有阈值损失NMOS高效传输低电平，低效传输高电平PMOS载流子迁移率小，NMOS传输门应用更多,4.

25、2.1 传输门的基本特性,(1)传输门的传输特性CMOS传输门：利用了NMOS管和PMOS管的各自优势，实现了无损失的电平传输。需要一对互补的控制信号。VC=VDD时，NMOS和PMOS都导通，CMOS传输门导通；VC=0时，NMOS和PMOS都截止，CMOS传输门关断。,北京大学微电子学系 贾嵩 2010,71,4.2.1 传输门的基本特性,(1)传输门的传输特性CMOS传输门传输低电平：,北京大学微电子学系 贾嵩 2010,72,4.2.1 传输门的基本特性,(1)传输门的传输特性CMOS传输门传输高电平：,北京大学微电子学系 贾嵩 2010,73,74,CMOS传输门导通电流,假设CMO

26、S传输门的器件阈值电压和导电因子均相等，并忽略衬偏高效传输（深颜色点），低效传输（浅颜色点）二者之和为CMOS传输门导通电流电流随Vds近似线性变化,75,CMOS传输门：RC延迟,利用高效电阻为低效电阻一半的结论对称设计：KnKp2K，Wp2Wn2W，RnRpR0/2如果负载电容只有传输管的漏电容，则传输延迟：相同尺寸：WpWnW，Kn2Kp2K，RnRp/2R0/2，则传输延迟：CMOS传输门NP器件宽度相同为最优,76,NMOS传输高电平：阈值损失,0,0.5,1,1.5,2,0.0,1.0,2.0,3.0,Time ns,V,o,l,t,a,g,e,V,x,Out,In,77,NMOS

27、传输门,A=,2.5 V,B,C=,2.5,V,C,L,A=,2.5 V,C=,2.5 V,B,M,2,M,1,M,n,阈值损失降低了噪声容限，并引起静态短路功耗可以采用CMOS传输门，但是结构复杂,V,B,does not pull up to 2.5V,but 2.5V-,V,TN,78,NMOS 传输门:电平恢复器件,M,2,M,1,M,n,M,r,Out,A,B,V,DD,V,DD,Level Restorer,X,优点：全摆幅,缺点：Restorer adds capacitance,takes away pull down current at X,缺点：Ratio problem

28、,79,Restorer Sizing,W,/,L,r,=1.0/0.25,W,/,L,r,=1.25/0.25,W,/,L,r,=1.50/0.25,W,/,L,r,=1.75/0.25,V,o,l,t,a,g,e,V,Time ps,3.0,电平恢复作用的PMOS器件Mr的宽长比不能太大，否则电路无法工作Mr一般取最小尺寸LL，这样引入漏区电容最小如果前级NMOS传输门串联级数较多，Mr甚至可以取为倒比例（W/L1）,4.2.1 传输门的基本特性,(2)传输门的逻辑特点实现不带“非”的逻辑；电路简单，逻辑组合灵活；要避免输出不确定状态。一个NMOS传输门实现2变量“与”：同样，一个PMOS

29、传输门实现2变量“与”：,北京大学微电子学系 贾嵩 2010,80,4.2.1 传输门的基本特性,(2)传输门的逻辑特点两传输门串联：两传输门并联：如取，可避免不确定状态：,北京大学微电子学系 贾嵩 2010,81,4.2.2 用传输门实现组合逻辑,(1)“与”、“或”两输入或门：传输高电平是通过M1或TG；传输低电平是通过TG；均无阈值损失。两输入与门：情况类似。,北京大学微电子学系 贾嵩 2010,82,83,用传输门实现组合逻辑,用传输门实现2输入或门的电路,问题：为什么M1不用CMOS传输门,84,传输门组合逻辑,传输门结构,互补CMOS结构,传输门结构灵活，可以用较少的器件实现逻辑功

30、能传输门级联，速度平方退化实际的传输门电路一般需要输入/输出端加反相器传输门结构与或逻辑一般不如互补CMOS结构高效,85,异或门,传输门结构灵活，可以用较少的器件实现逻辑功能传输门实现异或等复杂逻辑门结构效率较高NMOS和CMOS结构,4.2.2 用传输门实现组合逻辑,(2)“异或”用2个NMOS可实现为避免阈值损失，用CMOS传输门代替NMOS传输管。,北京大学微电子学系 贾嵩 2010,86,4.2.2 用传输门实现组合逻辑,(2)“异或”其它“异或”电路,北京大学微电子学系 贾嵩 2010,87,4.2.2 用传输门实现组合逻辑,(3)利用“异或(同或)”实现一位全加器,北京大学微电子

31、学系 贾嵩 2010,88,89,多路选择器,多路选择器逻辑类似于异或逻辑，适合传输门结构也可以利用传输门实现三态门,4.2.3 传输门阵列逻辑,多功能发生器(多功能块)可以实现对两个变量的多种不同操作运算。,北京大学微电子学系 贾嵩 2010,90,4.2.3 传输门阵列逻辑,多功能发生器(多功能块)为了获得更好的性能，采用CMOS传输门。版图设计时，把所有PMOS管放在一个n阱中。,北京大学微电子学系 贾嵩 2010,91,4.2.3 传输门阵列逻辑,四选一多路器(MUX)、逆多路器(DEMUX)栅极接控制信号，4路输入接待选的4个数据。不会出现输出不确定状态。输入、输出对调即得逆多路器。

32、输入信号要经过2个串联的传输门再驱动负载电容，驱动能力下降。,北京大学微电子学系 贾嵩 2010,92,93,传输门逻辑形式,文献报道了很多种基于传输门的逻辑形式,4.3 动态CMOS逻辑电路,静态逻辑电路靠稳定的输入信号使MOS管保持导通或截止，从而维持稳定的输出状态。只要不断电，输出信息就可以长久保持。动态逻辑电路利用电容的存储效应来保存信息，即使输入信号不存在，输出状态也可以在一定程度上保持。在静态电路的基础上，CMOS动态电路引入了一个呈周期变化的时钟信号。,北京大学微电子学系 贾嵩 2010,94,4.3 动态CMOS逻辑电路,4.3.1 预充-求值的动态CMOS电路4.3.2 多米

33、诺CMOS电路4.3.3 时钟同步CMOS电路,北京大学微电子学系 贾嵩 2010,95,4.3.1 预充-求值的动态CMOS电路,(1)预充-求值动态电路的构成以2输入与非门为例下拉网络：逻辑块(M1和M2)增加MN上拉网络：MPMN和MP受同一时钟控制，PUN和PDN不会同时导通。,北京大学微电子学系 贾嵩 2010,96,4.3.1 预充-求值的动态CMOS电路,(1)预充-求值动态电路的构成工作过程：=0时，预充阶段，下拉网络断开，MP将CL充电至VDD；=1时，求值阶段，上拉网络断开，NMOS逻辑块决定下拉网络是否导通。PDN导通时，将CL放电至GND；PDN关闭时，CL保持预充的高

34、电平。富NMOS电路,北京大学微电子学系 贾嵩 2010,97,4.3.1 预充-求值的动态CMOS电路,(1)预充-求值动态电路的构成富PMOS电路=1时，预充阶段=0时，求值阶段对于富NMOS电路，下降时间是影响速度的主要因素；对于富PMOS电路，上升时间是影响速度的主要因素。,北京大学微电子学系 贾嵩 2010,98,4.3.1 预充-求值的动态CMOS电路,(1)预充-求值动态电路动态电路的优点：无比电路；减小面积、提高速度。动态电路的分析：将多个MOS管(包括受时钟控制的MOS管)等效为一个MOS管，求出等效导电因子，然后套用反相器的计算公式分析直流特性和瞬态特性。,北京大学微电子学

35、系 贾嵩 2010,99,100,动态电路特性,逻辑功能由NMOS下拉网络实现扇入为N的电路需要晶体管数目 N+2(对照互补 CMOS 2N 个)输出全摆幅信号(VOL=GND and VOH=VDD)无比逻辑速度快输入电容小(Cin)，每个输入只连接一个NMOS输出电容小，只有NMOS和一个PMOS的漏区电容,101,动态电路的输出节点,一旦输出节点放电，就无法恢复，只有等到下一个预充阶段求值阶段，输入最多只能变化一次求值阶段，输出节点如果没有被下拉通路放电，则处于高阻态，电路状态由电容上存储的电荷决定,4.3.1 预充-求值的动态CMOS电路,(2)电荷分享问题X节点存在寄生电容CX。预充

36、阶段，A=B=0，CL被充电，CX不被充电；求值阶段，A=1，B=0，M1将CL的电荷传输到CX上。由电荷守恒，得,北京大学微电子学系 贾嵩 2010,102,4.3.1 预充-求值的动态CMOS电路,(2)电荷分享问题假设达到平衡时，Vout和VX电平相等，均为Vf，则如果达到平衡之前，VX=VDDVTN，M1截止，此时,北京大学微电子学系 贾嵩 2010,103,104,极端情况：CL=C1,则Vf=VDD/2 一般情况：CLC1,电荷分享过程中的节点电平变化,4.3.1 预充-求值的动态CMOS电路,(3)预充-求值动态电路的级联富NMOS与富NMOS(或富PMOS与富PMOS)电路之间

37、不能直接级联！假设A=B=1，C=0，应得 V1=0，V2=VDD。但预充时M3导通，求值初期不能及时关闭，使得V2电平有所下降。,北京大学微电子学系 贾嵩 2010,105,4.3.1 预充-求值的动态CMOS电路,(3)预充-求值动态电路的级联解决方法：富NMOS富PMOS交替级联(需要反相时钟)多米诺电路,北京大学微电子学系 贾嵩 2010,106,107,问题3：电荷泄漏,Clk,Clk,Out,A,Mp,Me,Leakage sources,CLK,VOut,Precharge,Evaluate,108,Solution to Charge Leakage,同传输门中电平恢复器件类似

38、也有助于解决电荷分享问题,Keeper,4.3.2 多米诺CMOS电路,(1)多米诺CMOS电路的结构特点富NMOS(或富PMOS)电路的输出连接一个静态反相器构成多米诺电路。输出信号经过反相器，预充时不会引起下级NMOS导通。,北京大学微电子学系 贾嵩 2010,109,110,Domino Logic,In1,In2,PDN,In3,Me,Mp,Out1,In4,PDN,In5,Me,Mp,Out2,Mkp,1 11 0,0 00 1,111,Why Domino?,Like falling dominos!,112,级连电路中，各级信号会通过一级级的连锁反应传递电平。好象多米诺骨牌。,4

39、.3.2 多米诺CMOS电路,(1)多米诺CMOS电路的结构特点工作过程：假设求值阶段A=B=C=D=E=1，各级电路的动态节点电压依次下降，输出电压依次上升。,北京大学微电子学系 贾嵩 2010,113,4.3.2 多米诺CMOS电路,(1)多米诺CMOS电路的结构特点反馈管Mf：避免泄漏电流引起动态节点高电平下降输出为低时打开，补充动态节点电荷；加速预充。,额外的预充管MP2：避免电荷分享问题预充时将中间节点充电至高电平。,北京大学微电子学系 贾嵩 2010,114,115,解决方法：加反馈管,电荷泄漏问题,116,解决方法：加预充电管,电荷分享问题,4.3.2 多米诺CMOS电路,(2)

40、多输出多米诺电路(MODL)可以将子逻辑块的结果经过反相器输出；每个子功能块的输出节点都必须连接预充管。,问题：B=C=0，A=D=1时，y1通过MA、MD放电。无风险的多输出多米诺电路的子功能块之间应为“与”关系。,北京大学微电子学系 贾嵩 2010,117,118,Ci=Gi+PiCi-1 适宜实现有嵌套的函数,多输出多米诺电路实现4位进位链,4.4 锁存器和触发器,4.4.1 双稳态电路和RS锁存器4.4.2 D锁存器和D触发器4.4.3 其它功能的时序逻辑单元4.4.4 动态时序逻辑单元4.4.5 多位时序逻辑电路,北京大学微电子学系 贾嵩 2010,119,120,时序逻辑电路,时序

41、逻辑电路的输出不仅与当前的输入变量有关，还与系统原来的状态有关，必须有存储部件用来记忆电路前一时刻的工作状态 输出方程 状态方程,121,时序特性,122,System Timing Constraints,CombinationalLogic,clock,Outputs,StateRegisters,NextState,CurrentState,Inputs,T tc-q+tplogic+tsu,T(clock period),123,例题,Itanium处理器的算术逻辑单元的结构图,如果触发器的建立时间为65ps,clk到输出Q的延迟时间为50ps,而其他组合逻辑的延迟时间如表1中所示,则

42、请计算该ALU可以正确工作的最小时钟周期是多少?,4.4.1 双稳态电路和RS锁存器,双稳态电路由两个交叉耦合的反相器构成，两个节点电压(V1，V2)分别有逻辑1和0两个稳定的状态。二者的电压传输特性曲线完全相同，在同一个坐标系内有三个交点。C为亚稳态，有很大的电压增益，从而进入A或者B这两个稳定状态之一。,北京大学微电子学系 贾嵩 2010,124,4.4.1 双稳态电路和RS锁存器,将双稳态电路中的反相器换成或非门，则构成RS锁存器。R为复位(reset)端，S为置位(set)端，Q和 为正码和反码输出端。根据真值表可写出逻辑表达式：,北京大学微电子学系 贾嵩 2010,125,4.4.1

43、 双稳态电路和RS锁存器,当R和S均为高电平时，两个或非门的输出端均为低电平。此后一旦R和S均为低电平，即锁存器进入保持状态，则等价的双稳态电路将进入到其两个稳定状态之一。但是这个过程由外界干扰等无法控制的因素决定，因此Q和 的状态无法确定。,北京大学微电子学系 贾嵩 2010,126,4.4.1 双稳态电路和RS锁存器,时钟同步RS锁存器clk低电平期间，锁存器处于保持状态；clk高电平期间，RS信号输入到或非门，锁存器可以被置位和复位。,北京大学微电子学系 贾嵩 2010,127,4.4.2 D锁存器和D触发器,D锁存器：只用一个输入信号控制锁存器的输出时钟高电平期间，输出端Q随着输入端D

44、变化；时钟低电平期间，保持高电平期间的电路状态。“空翻”问题,北京大学微电子学系 贾嵩 2010,128,4.4.2 D锁存器和D触发器,基于传输门的D锁存器clk高电平期间，上面的TG导通，下面的TG断开，输入信号D被传送到输出端；clk低电平期间，上面的TG端口，下面的TG导通，双稳态电路保持电路状态。,北京大学微电子学系 贾嵩 2010,129,4.4.2 D锁存器和D触发器,主从结构的D触发器：避免“空翻”问题主锁存器：时钟低电平期间透明；从锁存器：时钟高电平期间透明。二者的控制时钟反相。在时钟的上升沿采样数据，并在整个时钟周期内保持数据。,北京大学微电子学系 贾嵩 2010,130,

45、4.4.2 D锁存器和D触发器,触发器：时钟沿敏感锁存器：时钟电平敏感建立时间ts保持时间th延迟时间tp：经过TG3和反相器到输出端Q的延迟,北京大学微电子学系 贾嵩 2010,131,132,D触发器,主-从D触发器数据建立时间,133,D触发器,Master,Slave,134,D触发器,Master,Slave,135,D触发器的时序特性,分析方便起见，假设反相器和传输门的延迟时间表示为：tpd_inv 和 tpd_tx,并且时钟反相器的延迟时间为0Set-up time-time before rising edge of clk that D must be valid Propa

46、gation delay-time for QX to reach Q,3*tpd_inv+tpd_tx,tpd_inv+tpd_tx,QX,136,D触发器,Master,Slave,137,建立时间仿真过程,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.21 ns,works correctly,138,Set-up Time,Volts,Time(ns),D,clk,Q,QM,I2 out,tsetup=0.20 ns,fails,139,传输延迟仿真,Volts,Time(ns),tc-q(LH)=160 psec,tc-q(HL)=180 pse

47、c,tc-q(LH),tc-q(HL),D,clk,Q,140,D锁存器和D触发器,带有直接置位和直接复位的主-从D触发器,1）异步置位SD 异步复位RD2）输出有反相器3）减小输出的 延迟,141,Latches vs Flipflops,Latches时钟电平敏感电路 时钟有效电平期间透明transparent mode对于高电平敏感锁存器，时钟下降沿采样数据，时钟低电平期间保持数据hold modeFlipflops(edge-triggered)edge sensitive circuits that sample the inputs on a clock transitionpos

48、itive edge-triggered:0 1 negative edge-triggered:1 0built using latches(e.g.,master-slave flipflops),4.4.3 其它功能的时序逻辑单元,JK锁存器：将输出信号反馈到输入，当RS同时有效时双稳态电路强制翻转。如果J=K=1，原来存“0”，置位；如果J=K=1，原来存“1”，复位。主从结构的JK触发器解决“空翻”问题。,北京大学微电子学系 贾嵩 2010,142,4.4.3 其它功能的时序逻辑单元,T触发器：在T信号的有效沿翻转存储状态如果输入端T输入一个周期信号，则Q输出的是一个二分之一输入频率

49、的周期信号。,北京大学微电子学系 贾嵩 2010,143,4.4.4 动态时序逻辑单元,动态时序逻辑单元：利用电容存储电荷动态保存电路状态。时钟低电平有效的动态D锁存器：时钟低电平阶段，采样数据，D端输入的数据存储在X节点的电容上；时钟高电平阶段，保持数据，D端输入信号不影响X节点保存的数据。时钟扭斜产生“竞争冒险”。,北京大学微电子学系 贾嵩 2010,144,145,Static vs Dynamic Storage,Static storagepreserve state as long as the power is on交叉耦合反相器保存数据Dynamic storagestore

50、state on parasitic capacitorsonly hold state for short periods of time(milliseconds)可靠性差usually simpler,so higher speed and lower power,4.4.4 动态时序逻辑单元,时钟CMOS电路：抵抗时钟扭斜时钟CMOS结构的D触发器：时钟低电平阶段，主锁存器采样数据，从锁存器保持数据；时钟高电平阶段，主锁存器保持数据，从锁存器采样数据。,北京大学微电子学系 贾嵩 2010,146,4.4.5 多位时序逻辑电路,8位寄存器：clk的上升沿，8位数据(D70)被采样并保持输