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1、第 1 章 MAX+PLUS II 图形输入方式,MAX+plusII设计流程,图形或HDL编辑器,编译网表提取、数据库建立、逻辑综合、逻辑分割、适配,延时网表提取、编程文件汇编,编 程 器,设 计 输 入,综合或 编 辑,适 配 器 件,下 载,仿 真,半 加 器,只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。,C=AB,A、B为两个加数,C为向高位的进位,S为半加和,被加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。,Ci-1：来自低位的进位,Ci：向高位的进位,全 加 器,第1章 MAX+PLUS II 图形输入方式,1.1 基本设计步骤,步骤1
2、：为本项工程设计建立文件夹,注意：文件夹名不能用中文，且不可带空格。,以1位全加器设计为例讲述MAX+PLUS II 图形输入方式设计流程,文件夹名取为adder注意，文件夹名不可用中文,为设计全加器新建一个文件夹作工作库,步骤1：为本项工程设计建立文件夹,步骤2：打开MAX+PLUS II，输入设计项目和存盘,进入MAX+plusII，建立一个新的设计文件,使用原理图输入方法设计必须选择打开原理图编辑器,新建一个设计文件,图形编辑器窗口简介,元件输入对话框,首先在这里用鼠标右键产生此窗，并选择“Enter Symbol”输入一个元件,也可在这里输入元件名，如2输入与门AND2，输出引脚：OU
3、TPUT,然后用鼠标双击这基本硬件库,这是基本硬件库中的各种逻辑元件,将所需元件全部调入原理图编辑窗口,连接好的原理图,输出引脚OUTPUT,输入引脚INPUT,将他们连接成半加器,连接好原理图并存盘,首先点击这里,文件名取为：h_adder.gdf,注意：要存在自己建立的文件夹中,再点击这里,注意选择存储位置,步骤3：将设计项目设置成工程文件(PROJECT),将当前设计文件设置成工程文件,首先点击这里,然后选择此项，将当前的原理图设计文件设置成工程,最后注意此路径指向的改变,注意：此路径指向当前的工程,步骤4：选择目标器件并编译,选择最后实现本项设计的目标器件,首先选择这里,首先消去这里的
4、勾，以便使所有速度级别的器件都能显示出来,如选目标器件型号为EPM7128SLC84-15,器件系列选择窗选择MAX7000S系列,对工程文件进行编译、综合和适配等操作,选择编译器,编译窗口,完成编译,步骤5：时序仿真,(1)建立波形文件,首先选择（FileNew）为仿真测试新建一个文件,选择波形编辑器文件,(2)输入信号节点,从SNF文件中输入设计文件的信号节点,从SNF文件中输入设计文件的信号节点,点击“LIST”,SNF文件中的信号节点,列出并选择需要观察的信号节点,用此键选择左窗中需要的信号进入右窗,最后点击“OK”,(2)输入信号节点,图4-9 列出并选择需要观察的信号节点,(3)设
5、置波形参量,在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾),消去这里的勾，以便方便设置输入电平,(4)设定仿真时间,选择END TIME调整仿真时间区域,选择60微秒比较合适,(5)加上输入信号,为输入信号设定必要的测试电平或数据,(6)波形文件存盘,保存仿真波形文件,用此键改变仿真区域坐标到合适位置,点击1，使拖黑的电平为高电平,文件名和图形文件名相同存储路径也相同,(7)运行仿真器,选择仿真器,运行仿真器,(8)观察分析半加器仿真波形,半加器h_adder.gdf的仿真波形,为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,选择时序分析器,输入输出
6、时间延迟,(9)打开延时时序分析窗,(10)包装元件入库,选择菜单“File”“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。,步骤6：管脚分配,单击此项,单击后出现下图,步骤6：管脚分配,步骤6：管脚分配,选择此项,单击Layout选项，选择Device View选项可观察MAX+PLUS II的默认管脚分配
7、情况,步骤6：管脚分配,选择此项,选择后，即可进入手动分配引脚状态,步骤6：管脚分配,利用鼠标左键选定引脚,鼠标左键选定要分配的管脚，拖动鼠标到要放置的位置，松开鼠标左键，即可完成一个引脚的手动分配，依次放置所有引脚，即可完成引脚的手动分配。,再编译一次，将引脚信息编译进去,选择编程器，准备将设计好的半加器文件下载到目器件中去,编程窗口,步骤7：编程下载,(1)下载方式设定。,设置编程下载方式,在编程窗打开的情况下选择下载方式设置,选择此项下载方式,步骤7：编程下载,(1)下载方式设定。,图4-18 设置编程下载方式,(2)下载,向CPLD/FPGA器件中下载配置文件,下载（配置）成功,步骤8
8、：设计顶层文件,(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口,在顶层编辑窗中调出已设计好的半加器元件,(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。,(3)将当前文件设置成Project，并选择目标器件为EPM7128SLC84-15。,(4)编译此顶层文件f_adder.gdf，然后建立波形仿真文件。,在顶层编辑窗中设计好全加器,(5)对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。,(6)引脚分配、编译并编程下载，硬件实测此全加器的逻辑功能,1位全加器的时序仿真波形,1.2 设计流程归纳,MAX+plusII一般设计流程,
