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1、第4章 微处理器外部特性,教学重点最小组态下的引脚信号和总线形成最小组态下的总线时序,4.1 8088的引脚信号和总线形成,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：引脚功能指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号流向指信号是从芯片向外输出，还是从外部输入芯片，抑或是双向的有效方式指起作用的有效信号电平:高/低电平；上升/下降边沿有效三态能力输出正常的低电平、高电平外，还可以输出高阻的第三态,4.1.1 8088的两种组态模式,两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统8088本身提供所有的系统总线信号最大组态模式构成较大规模的应用系统，
2、例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号,4.1.1 8088的两种组态模式（续）,两种组态通过MN/MX*引脚信号进行选择引脚MN/MX*接高电平为最小组态模式引脚MN/MX*接低电平为最大组态模式两种组态下的内部操作并没有区别,IBM PC/XT机采用最大组态模式本书以最小组态展开基本原理,8088的引脚图,4.1.2 最小组态的引脚信号,数据和地址线读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,1.数据和地址引脚,AD7AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第1
3、个时钟周期输出存储器或I/O端口的低8位地址A7A0其他时间用于传送8位数据D7D0,1.数据和地址引脚（续1）,A15A8（Address）中间8位地址引脚，输出、三态在访问存储器或外设时，提供20位地址中中间8位的地址A15A8,1.数据和地址引脚（续2）,A19/S6A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第1个时钟周期输出高4位地址A19A16在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用）其他时间输出状态信号S6S3,2.读写控制引脚,ALE（Address Latch Enable）地址锁存允许，输出、三态、高
4、电平有效ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来,2.读写控制引脚（续1）,IO/M*（Input and Output/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,2.读写控制引脚（续2）,WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或
5、I/O端口 RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,2.读写控制引脚（续3）,IO/-M、-WR 和-RD 是最基本的控制信号3 者组合后，可产生4种基本的总线操作（周期）,2.读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,2.读写控制引脚（续5）,DEN*（Dat
6、a Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,2.读写控制引脚（续6）,SS0*（System Status 0）最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的 8 种工作状态：IO/M*DT/R*SS0*1.取指（000）5.中断响应（100）2.存储器读（001）6.I/O读（101）3.存储器写
7、（010）7.I/O写（110）4.过渡状态（011）8.暂停（111）,3.中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,3.中断请求和响应引脚（续1）,INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并
8、令有关设备将中断向量号送到数据总线,3.中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,4.总线请求和响应引脚,HOLD总线请求，输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,4.总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线响应，输出、高电
9、平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,5.其它引脚,RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H表4-3,5.其它引脚（续1）,CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBM PC/X
10、T机的8088采用了4.77MHz的时钟，其周期约为210ns,5.其它引脚（续2）,Vcc 电源，向CPU提供5V电源 GND 地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,5.其它引脚（续3）,TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使
11、8088与8087的操作保持同步,“引脚”小结,CPU引脚是系统总线的基本信号，可以分成以下类：8位数据线：D0D720位地址线：A0A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK电源线：Vcc、GND,补充：三态门和D触发器,三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路三态门：功率放大、导通开关器件共用总线时，一般使用三态电路：需要使用总线的时候打开三态门；不使用的时候关闭三态门，使之处于高阻D触发器：信号保持，也可用作导通开关,三态,锁存,三态缓冲器（三态门）,具有单向导通和三态的特性,
12、T为低平时：输出为高阻抗（三态）T为高电平时：输出为输入的反相,74LS244,双4位三态单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效输出与输入同相,每一位都是一个三态门，每4个三态门的控制端连接在一起,双向三态缓冲器,具有双向导通和三态的特性,OE*0，导通 T1 AB T0 ABOE*1，不导通,Intel 8286,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,OE*0，导通 T1 AB T0 ABOE*1，不导通,每一位都是一个双向三态门，8位具有共同的控制端,74LS245,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相
13、,E*0，导通 DIR1 AB DIR0 ABE*1，不导通,74LS245与Intel 8286功能一样,D触发器,电平锁存：高电平通过，低电平锁存上升沿锁存：通常用负脉冲触发锁存,负脉冲的上升沿,带有异步置位清零的电平控制的锁存器,74LS273,具有异步清零的TTL上升沿锁存器,每一位都是一个D触发器，8个D触发器的控制端连接在一起,三态缓冲锁存器（三态锁存器）,T,A,D Q C,B,Intel 8282,具有三态输出的TTL电平锁存器STB 电平锁存引脚OE*输出允许引脚,每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起,74LS373,具有三态输出的TTL电平锁存器LE 电
14、平锁存引脚OE*输出允许引脚,74LS373与Intel 8282功能一样,4.1.3 最小组态的总线形成,AD7AD0,A15A8,A19/S6A16/S3,+5V,8088,ALE,8282,STB,系统总线信号,A19A16,A15A8,A7A0,D7D0,IO/M*RD*WR*,8282,STB,8282,STB,8286,TOE*,MN/MX*IO/M*RD*WR*,DT/R*DEN*,OE*,OE*,OE*,最小组态总线形成,RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RD,READY CLK,READY,MN/MX,+5V,控制总线,地址
15、总线A19 A0,数据总线D7D0,ALE A19A8 AD7AD 0,DT/R DEN,8088CPU,STB 8282,OE,TOE,8286,8284A,系统总线,（1）20位地址总线形成锁存器,采用3个8282进行锁存和驱动Intel 8282是三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片373三态输出：输出控制信号有效时，允许数据输出；无效时，不允许数据输出，输出呈高阻状态透明：锁存器的输出能够跟随输入端的变化而变化,有问题！,三态,锁存,（2）8位数据总线的形成,采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有In
16、tel 8287、通用数字集成电路245等另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器,（3）系统控制信号的形成,由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它信号的情况看详图,4.1.4 最大组态的引脚定义,8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*3个状态信号LOCK*总线封锁信号QS1、QS0指令队列状态信号RQ*/GT0*、RQ*/GT1*2个总线请求/同意
17、信号,4.1.5 最大组态的总线形成,最大组态下的总线形成,系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244 系统数据总线通过三态双向缓冲器74LS245形成和驱动 系统控制总线主要由总线控制器8288形成MEMR*MEMW*IOR*IOW*INTA*,4.2 8088的总线时序,时序（Timing）描述各信号随时间的变化及相互间的因果关系。总线时序描述总线操作中相关信号的时序CPU时序决定系统各部件间的同步和定时,什么是总线操作？,4.2 8088的总线时序（续1）,总线操作是指CPU通过总线对外进行的各种操作8088的总线操作主要有：存储器及I/O的读操作存储器及
18、I/O的写操作中断响应操作总线请求及响应操作总线空闲指CPU正进行内部操作、不进行对外操作的总线空闲状态Ti,什么是总线周期？,4.2 8088的总线时序（续2）,总线周期是指CPU通过总线与外部（存储器或I/O端口）进行一次数据交换的过程指令周期是指一条指令经取指、译码、操作数读写直到指令完成所需要的时间8088的基本总线周期为 4 个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数需要延长总线周期时可插入等待状态Tw,何时产生何种总线周期？,演示,4.2 8088的总线时序（续3）,任何指令的取指都会产生存储器读总线
19、周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期执行IN指令产生I/O读总线周期，执行OUT指令产生I/O写总线周期CPU响应可屏蔽中断时产生中断响应总线周期指令 add bx,ax 将产生那些总线周期？,4.2 8088的总线时序（续4）,总线操作中的时序同步CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作,4.2.1 最小组态的总线时序,本节展开
20、微处理器最基本的 4 种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期,存储器写总线周期,T1状态输出20位存储器地址A19 A0，IO/-M输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,存储器写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,A19A16,S6S3,IO/M*,WR*,DEN*,DT/R*,I/O写总线周期,T1状态输出16位I/O地址A15A0，
21、IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号WR*和数据D7D0T3和Tw状态检测数据传送是否能够完成T4状态完成数据传送,I/O写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,0000,S6S3,IO/M*,WR*,DEN*,DT/R*,存储器读总线周期,T1状态输出20位存储器地址A19A0，IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号-RDT3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，
22、完成数据传送,存储器读总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输入数据,A19A16,S6S3,IO/M*,RD*,演示,DEN*,DT/R*,I/O读总线周期,T1状态输出16位I/O地址A15A0，IO/-M输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态输出控制信号RD*T3和Tw状态检测数据传送是否能够完成T4状态前沿读取数据，完成数据传送,I/O读总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输入数
23、据,S6S3,IO/M*,RD*,0000,DEN*,DT/R*,插入等待状态Tw,同步时序通过插入等待状态，来使速度差别较大的两个部件保持同步在读写总线周期中，判断是否插入Tw1.在 T3 的前沿检测READY引脚是否有效2.如果READY无效，在 T3 和 T4 之 间插入一个等效于 T3 的 Tw，并在 Tw 前沿继续检测READY引脚是否有效3.如果READY有效，执行完该 T3 状态，进入 T4状态,演示,4.2.2 最大组态下的写总线时序,111,110,A15A8,A19A16,S6S3,由8288产生,ALE,S2*S0*,CLK,A19/S6A16/S3,A15A8,DEN,
24、写命令,AD7AD0,A7A0,输出数据,DT/R*,AMWTC*,MWTC*,4.2.2 最大组态下的读总线时序,111,101,A15A8,A19A16,S6S3,ALE,S2*S0*,CLK,A19/S6A16/S3,A15A8,DEN,由8288产生,输入数据,A7A0,AD7AD0,DT/R*,MRDC*,4.3 8086微处理器,与8088不同点：8086是16位微处理器，16位的地址/数据复用总线8088指令队列长4字节，8086对应6字节8088访问对象信号IO/M*，8086对应M/IO*8088模式引脚SS0*/HIGH，8086对应BHE*/S78088数据总线8位，80
25、86数据总线16位，访问效率高。,4.4 80286 微处理器,特点：24根地址线，16M存储空间，64K I/O空间地址总线和数据总线分离，总线操作流水作业时钟达到8MHz，总线周期由Ts和Tc构成有实地址方式（与8086兼容），保护虚地址方式（24根地址线全部有效）,第4章习题,4.1 4.2 4.4 4.8 4.11 4.12 4.13 4.15,习题解答,4.1 20根，A0-A19，1M，A0-A15，64K，A0-A9，200h-3FFh。,习题解答,4.2总线操作：是指CPU通过总线对外进行的各种操作总线周期：是指CPU通过总线与外部（存储器或I/O端口）进行一次数据交换的过程。
26、4个，4.77MHz，210ns，200ns,习题解答,4.8AD7AD0地址/数据时分复用引脚A15A8中间8位地址引脚A19/S6A16/S3地址/状态分时复用引脚ALE地址锁存允许IO/M*I/O或存储器访问WR*写控制RD*读控制CLK时钟输入,存储器写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,A15A8,AD7AD0,A15A8,A7A0,输出数据,A19A16,S6S3,IO/M*,WR*,DEN*,DT/R*,习题解答,4.11,I/O*,RD*,I/O*,WR*,存储器读,I/O写,WR*,RD*,习题解答,4.13P107:8088数据总线为
27、8位，每次总线周期只能进行8位数据（即一个字节）读写。“mov 2000h,al”指令的代码是3个字节，所以进行指令读取（即取指）需要3个读取存储器的总线周期。这是指读取指令阶段，接着处理器执行该指令。该指令的功能是将AL寄存器内容传送到主存偏移地址2000h位置，就是进行存储器写操作。因为只有一个字节数据，所以执行它只需1个“存储器写”总线周期。“add 2000h,ax”，因为是3个字节代码，所以8088需要3个存储器读总线周期进行指令读取。执行该指令，首先从主存2000h单元读取一个16位字，故需要2个存储器读总线周期；然后读取的数据与AX内容相加，结果还要写回这个位置，这又需要2个存储
28、器写总线周期。,什么是分时复用？,分时复用就是一个引脚在不同的时刻具有两个甚至多个作用最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数8088/8086CPU的数据地址线采用了总线复用方法,基本控制信号的组合方法,-S2、-S1、-S0的编码意义,过渡状态,1 1 1,存储器写,1 1 0,存储器读,1 0 1,取指,1 0 0,暂停,0 1 1,I/O写,0 1 0,I/O读,0 0 1,中断响应,0 0 0,CPU的工作状态,-S2-S1-S0,对比最小组态,总线周期,T1 T2 T3 T4 Ti Ti,T1 T2 T3 Tw Tw Tw T4 Ti Ti,总线周期,总线周期,等待,空闲,基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入,动态,各种周期的动态演示,存储器读20002H35H,等待状态,T1 T2 T3 Tw Tw Tw T4,CLK,READY,动态,前沿检测,前沿检测,等待状态Tw的插入,
