【教学课件】第四章组合逻辑电路.ppt

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1、第四章 组合逻辑电路,数字电路按功能可分为组合逻辑电路和时序逻辑电路。组合电路的输出仅与该时刻的输入信号有关，与该时刻以前的状态无关。其方框图如下页所示：,4 组合逻辑电路,组合电路有两类问题：1.给定电路，分析其功能。2.根据要求，设计电路。,4.4 组合电路的竞争与冒险,4.3 中规模集成组合电路,4.2 组合逻辑电路的设计,4.1 组合逻辑电路的分析,4 组合逻辑电路,4.3.1 全加器,编码器与译码器,数据选择器,竞争现象,4.4.4 冒险现象的消除,4.4.3 冒险现象的判断别,4.4.2 冒险现象,其分析过程如下4步：1 由给定逻辑电路，写出输出函数的表达式,4.1 组合电路的分析

2、,2 列出真值表,3 由真值表概括其功能,4 对原电路进行改进设计，寻找出最佳方案（这一步不一定都要进行）。,例1 已知逻辑电路如图所示分析其功能,解:,例1 已知逻辑电路如图所示分析其功能,1.写出方程 2.列真值表3.功能描述4.检验电路设计,1.写出方程,2.真值表,11,1,0000,1,解:,例1 已知逻辑电路如图所示分析其功能,3.功能描述由真值表可以看出该电路为三变量多数表决器,4.检验电路设计用卡诺图化简与原电路一致，故无改进必要。,解:,例3 分析下图所示电路的逻辑功能,写出方程,列出真值表,例3 分析下图所示电路的逻辑功能,真值表,功能描述 如分别看F1 和 F2：F1为奇

3、检测电路，即输入A B C为奇数个“1”，输出为1。F2为三变量多数表决器。但是应将视为一个整体考虑，此电路为一位二进制全加器。所谓全加器就是考虑低位进位的加法。,功能描述A为被加数 B为加数 C为低位的进位 F1为和数 F2为向高位进位,4.2 组合逻辑电路设计,1 将文字描述的逻辑命题变换为真值表，这是最重要的一步。,3 根据所化简的函数画出逻辑图,2 根据所选择的门电路进行化简,其步骤如下3步：,例1 设计三变量表决器，其中A为否决权,解:第1步：文字描述转换为真值表,设：A、B、C 表示参加表决的三变量，F 为表决结果。我们定义A、B、C 为“1”表示赞成；“0”表示反对。F=1表示通

4、过，F=0 表示否决。其真值表为左图所示,0,0,0,0,1,1,1,0,解:第2步：选择电路，化简门电路,例1 设计三变量表决器，其中A为否决权,选与非门实现其化简过程：,选与或非门实现其化简过程：,解:第1步：列出真值表,例2 设计：将输入三位二进制转换为三位格雷码,0000,1 1 0,1 1 1,1 0 1,1 0 0,0 00 11 11 0,第2步：函数化简 G2=B2,第3步：画出逻辑图,解:上述关系可推广至n位二进制转换为n位格雷码,例2 设计：将输入三位二进制转换为三位格雷码,4.3 常用中规模集成组合逻辑部件的原理和应用,常用组合逻辑部件品种较多，主要有全加器、译码器、多路

5、选择器、多路分配器、数据比较器和奇偶检验电路等。随着集成技术的发展，在一个基片上集成的电子元件数目愈来愈多。根据每个基片上包含电子元器件数目的不同，集成电路分为小规模集成电路（SSI，Small Scale Integration)、中规模集成电路（MSI，Medium Scale Inegration）、大规模集成电路（LSI，Large Scale Integration）及超大规模集成电路（VLSI，Very Large Scale Itergration；SLSI，Super Large Scale Inetgration）。目前分大、中、小规模的标准，大致如下表所示：,集 成 电 路

6、 划 分 表,由于MSI、LSI 电路的出现,使单个芯片的功能大大提高。一般地说，在SSI中仅仅是器件的集成；在MSI中则是逻辑部件的集成，这类器件能完成一定的逻辑功能；而LSI和VLSI、SLSI则是数字子系统的集成。,4.3 常用中规模集成组合逻辑部件的原理和应用,MSI、LSI与SSI相比，具有如下优点：,1 体积缩小。如在通信、测量、控制等设备中用MSI、LSI代替SSI，可使整机体积大大缩小。,2 功耗低，速度提高。由于元器件连线缩短，连线引起的分布电容及电感的影响减小，因而使整个系统的工作速度提高了。,3 提高了可靠性。由于系统的焊接点数，接插件及连线数大为减少，因此系统有较高的可

7、靠性。,4 抗干扰能力提高。由于全部电路都封装在一个壳内外界干扰相对而言也就不严重了。,4.3 常用中规模集成组合逻辑 部件的原理和应用,MSI和LSI的应用,使数字设备的设计过程大为简化,改变了用SSI进行设计的传统方法。在有了系统框图及逻辑功能描述后,合理地选择模块（即选择适当的MSI和LSI）,再用传统的方法设计其它辅助连接电路。可以对多种方案进行比较，最后以使用集成电路块的总数最少作为技术、经济的最佳指标。运用MSI和LSI来设计数字系统，还没有一种简单的可适用于任何情况的统一规范可循，故设计的方法可以是多种多样的。设计的好坏关键在于对MSI和LSI功能的了解程度。不再单纯地用SSI电

8、路来组成复杂的数字系统。更多地考虑使用MSI和LSI组成相应的数字系统。这一节主要介绍常用的组合逻辑部件，它们目前均有MSI产品。通过本节的学习，应当对这一类器件性质有所了解，并会正确应用它们进行数字电路的设计。,6 充分利用封装的引线可增强电路功能及通用性。,5 向输入信号索取电流要小为此，MSI常常采用输入缓冲级；,4 封装电路功耗小便于提高集成度和电路的可靠性；,3 具有兼容性便于不同品种、功能电路混合使用；,2 能自扩展将多个功能部件适当连接后，可扩展成位数更多的复杂部件；,1 具有通用性一个功能部件块可实现多种功能；,设计MSI时应考虑如下问题,4.3 常用中规模集成组合逻辑部件的原

9、理和应用,重点,4.3.1 全加器,不考虑低位进位的加法。A被加数，B加数，S和数C向高位的进位，方框图如图（a）所示：,半加器,1,4.3.1 全加器,考虑低位进位的加法。A被加数，B加数，Ci-1低位进位，S和数Ci向高位进位，方框图如图（a）所示：,2 全加器,全加器电路如图(b)所示,或用与或非门实现（请参阅教材P77页图4-14）,3 全加器应用举例,多位二进制加法,用四个一位二进制组成其电路如右图所示：,3 全加器应用举例,多位二进制加法,实际将上述全加电路集成为74LS583四位串行进位加法器如图（d）所示：,C0低位进位，有时用CI 表示进位输入。C4向高位进位，有时用CO 表

10、示进位输出。,设置它们的目的便于功能扩展，如四位全加器扩展为八位全加器如图（e）所示：,这种加法进位位是串行进位，只有低位的进位产生后，高位才能产生正确的结果。故运行速度慢。,完成 BCD 的加法,例：用四位全加器完成一位8421BCD码的加法。首先观查下列数字的加法：,由上可看出当和数S9，结果正确；当S9时结果错误，产生错误的原因是进位制不同。8421BCD的加法是逢十进一；而四位二进制是逢十六进一。当和数9，二者均不产生进位，结果正确；而S9时，十进制将产生进位，而四位二进制只有在15时才产生进位。,完成 BCD 的加法,为此在S9时加上0110进行修正即可。如：,故8421BCD的加法

11、应有如下部分：A：求和电路 B：判 9电路 C：修正电路 S9 不修正 即加 0000 S9 修正 即加 0110,完成 BCD 的加法,在S9时，其 m10,m11,m12,m13,m14,m15中任一个为“1”，或者进位C4=1。即：,具体电路如图（g）所示：,实现二进制减法,用加法代替减法。在日常生活中的例子是时钟的调整。本应该是3点，走快了已到6点，如何从6点调到3点？可用二种方法。减法：6-3：指针倒拨：,加法：6+9=15=12+3，12进位不计，指针顺拨。这种加法称为加补。9是3的补码，用-3*表示，补码=进位位-数的绝对值，3*=12-3=9即6-3=6+（-3*）=6+9=3

12、 进位位自然丢失。,实现二进制减法,二进制的减法也可用加补来完成。首先介绍二进制数的几个概念。第1章所讲到的数没提及符号的问题，故是一种无符号数，而实际中数是有正数、负数之分，那应在数字设备中如何表示“+”“-”呢？按习惯正5用+5表示，二进制数是+101，负5用-5和-101表示。,将+101，-101称为真值，带符号位的数称为机器数。二进制的补码如何求出，其定义是：,实现二进制减法,将+101，-101称为真值，带符号位的数称为机器数。二进制的补码如何求出，其定义是：,即当一个数是正数时，其补码等于原码即A*=A，当一个数是负数时，其补码等于进位制数（2n）减去A，即A*=2n-A,实现二

13、进制减法,实现二进制减法,两个正数相加得负数，结果显然是错误的，其原因是三位数最大可表示为7，而14已超过表示的范围。如何判断是正常进位，还是溢出，通常是通过最高位和次高位的进位位表示。如二个均有进位或均无进位，结果正确；如只有一个进位则是溢出。通过下例几个算式说明：,实现二进制减法,（a）两者均无进位，结果正确；,8+7=15,8+9=17,（b）符号位无进位，数的最高位产生进位，只有一个有进位溢出,9-7=2,（c）两者均产生进位正确。所以实际中用异或电路判断溢出,即,CnjC(n-1)j 等于0正确 等于1溢出,实现二进制减法,当完成A+B符号位为00B=B,当完成A-B符号位为1，对(

14、-B)取补，逐位取反。,用二进制代码表示具有某种特定含义信号的过程-编码；而把一组二进制代码的特定含义译出的过程-译码。编码 一位二进制可表示“0”和“1”两种状态,n位二进制数有2n种状态，2n种状态能表示2n个数据信息。三位二进制有八种状态，可对07八个数进行编码。进行编码设计时,首先要人为指定数(或者信息)与代码的对应关系,一般用编码表或编码矩阵。,编码器与译码器,例.设计一个三位二进制编码器,例.设计一个三位二进制编码器,0 0 0 0,N A B C,1,1 0 0 1,2 0 1 0,3 0 1 1,4 1 0 0,5 0 1 1,6 1 1 0,7 1 1 1,由编码表可得出,A

15、=4+5+6+7B=2+3+6+7C=1+3+5+7,1,2,3,4,5,6,7,图(a),例.设计一个三位二进制编码器,1,1,1,A,B,C,例 设计一优先编码器，输入ABC分别控制三部电话，优先级别依次为ABC。列出真值表 写出表达式 划出逻辑图,解：列出真值表,0 0 0 0 0 0,0 0 1 0 0 1,0 1 0 0 1 0,0 1 1 0 1 0,1 0 0 1 0 0,1 0 1 1 0 0,1 1 0 1 0 0,1 1 1 1 0 0,写出表达式,F3=A,划出逻辑图,8421BCD码编器和优先编码器 请参阅教材P84 87,译码器是多输出函数，以三变量译码器为例(又称为

16、 3/8 译码器)。集成三变量译码器常用74LS138。,2.译码器,0 0 0 0 1 1 1 1 1 1 1,0 0 1 1 0 1 1 1 1 1 1,0 1 0 1 1 0 1 1 1 1 1,0 1 1 1 1 1 0 1 1 1 1,1 0 0 1 1 1 1 0 1 1 1,1 0 1 0 1 1 1 1 0 1 1,1 1 0 0 1 1 1 1 1 0 1,1 1 1 1 1 1 1 1 1 1 0,其逻辑图如图所示,1,1,1,1,1,1,E1E2E3,A0A1A2,0,1,2,3,4,5,6,7,2.译码器,(b),集成译码器有如下几个问题需要交待为了减轻输入信号的负载，

17、一般采用输入缓冲级。不管集成电路内部电路如何复杂，对信号而言，只是一个门电路。以 A0为例，如果信号能驱动八个门电路，也可驱动八个集成电路。,2.译码器,1,1,1,1,1,1,E1E2E3,0,1,2,3,4,5,6,(b),A0A1A2,2.译码器,1,1,1,1,7,E1E2E3,A1A2,0,1,2,3,4,5,6,A0,如果不用驱动电路，信号 A0 要驱动 5 个门电路，增加了信号的负担，一般信号可带动八个门。如A0 要带动两个译码器则带不动。给使用者带来了极大的不便。,1,为了降低功率消耗。译码器的输出常是反码输出，即输出低电平有效。,2.译码器,为便于功能扩展，增设了使能端 E1

18、 E2 E3。当 E1E2E3=100时，该译码器选中工作，输出随地址变量A2A1A0的变化对应输出为“0”，其余输出为“1”。当E1E2E3等于其它组合时，该译码器不工作，每个输出均为“1”。,译码器的每一个输出表示最小项的反函数mi。,0=A2A1A0=m01=A2A1A0=m12=A2A1A0=m23=A2A1A0=m34=A2A1A0=m45=A2A1A0=m56=A2A1A0=m67=A2A1A0=m7,2.译码器,输出最小项的下标是按A2A1A0 的顺序。译码器的应用基于，译码器应用很广泛主要是产生逻辑函数，和地址译码器作为其它集成电路的片选信号。,由于译码器提供了最小项的反函数m

19、i，而逻辑函数可用最小项表示，所以，译码器可用来产生逻辑函数。,应用1 逻辑函数产生电路,例1 用译码其实现一位二进制的全加器（可用少量的与非）。,0 0 0 0 0,0 0 1 0 1,0 1 0 0 1,0 1 1 1 0,1 0 0 0 1,1 0 1 1 0,1 1 0 1 0,1 1 1 1 1,其函数表达式为,其逻辑图如图（d)所示,ABC,A2A1A0,0,1,2,3,4,5,1,S,Ci,6,E1E2E3,7,74LS138,图(d),应用1 逻辑函数产生电路,其函数表达式为,例2 用一片三变量译码器74LS138和与非门实现将三变量的二进制变换为三变量的格雷码。,真值表：,0

20、 00 11 11 0,0000,解,0 1 0 0,0 1 0 1,01 1 0,0 1 1 1,例2 用一片三变量译码器74LS138和与非门实现将三变量的二进制变换为三变量的格雷码。,解,例3 用一片74LS138和与门设计电路实现函数 F(ABC)=（0、3、5、6、7）,解：F(ABC)=m0+m3+m5+m6+m7,逻辑电路如图(f)所示,作为其它集成电路的片选信号，在计算机应用基础已知CPU采用总线结构，其外部设备通过接 口电路与总线相连，而CPU每一刻仅与一个外设交换信息，故每个接口电路均有片选端，此时就需要译码器提供这些接口电路的片选信号，其电路如图（g)所示。,译码器应用2

21、,信号分配器就是将单路输入信号，分配至多路输出，其功能用图(h)表示。,译码器应用作为信号分配器,D0D1D2D3,I,图(h),译码器作为分配器时，输入信号加至使能端，从译码器输出端输出。,当I=0该译码器被选中工作，根据A2A1A0将I=0信号分配至相应端输出。,译码器应用作为信号分配器,如A2 A1 A0=011 3端=0即I=0分配至3 端输出,当I=1是该译码器被禁止，不工作。译码器输出均为“1”。此时可理解为A2A1A0变化时，将 I=1 信号分配至相应端输出。,译码器除变量译码外，还有一种广泛应用的是数码显示译码电路。任何一个数字设备希望相关信息显示出来，数码显示目前用的较多的是

22、半导体发光二极管(LED)。当二极管导通时，二极管即发光，其光的强度与流过的电流有关。发光二极管导通时其管压降，一般在1.53V，达到可见度光的电流需几毫安到十几毫安以上。,4.3.2 编码器与译码器 数码显示译码电路,0 1 2 3 4 5 6 7,8 9 10 11 12 13 14 15,暗,a,b,c,d,e,f,g,为显示数码常用发光二极管组成七段数码管。根据相应段亮与灭显示相应的数字。其关系如下：,4.3.2 编码器与译码器 数码显示译码电路,LED数码管有两种结构，共阳极与共阴极管。如图(a)(b)所示。,共阳极，对应段加低电平亮。,4.3.2 编码器与译码器 数码显示译码电路,

23、共阴极，对应段加高电平亮。,数码显示译码电路也分为：,共阳极数码显示译码电路。共阴极数码显示译码电路。,显示译码电路的设计思路及过程介绍，请参见教材P92。,灯测试信号 LT。BI=1，LT=0 时,不管输入状态如何，各段均亮，它主要用于检测数码管的好坏。,熄灭端BI。当 BI=0 时，不管其输入端状态如何，数码管均不显示。,下面重点介绍显示译码电路的特殊功能端。,灭0输入RBI。当BI=1，LT=1，RBI=0时当输入的十进制数DCBA=0000时，不显示“0”各段均灭；当输入DCBA为其它数时，显示对应的数码。,4.3.2 编码器与译码器 数码显示译码电路,灭0输出RBO。当本位输入为0熄

24、灭时，RBO=0它与下一位RBI相连，通知下位如果为0可灭。,时当输入的十进制数DCBA=0000时，不显示“0”各段均灭；当输入DCBA为其它数时，显示对应的数码。灭0输出RBO。当本位输入为0熄灭时，RBO=0它与下一位RBI相连，通知下位如果为0可灭。,4.3.2 编码器与译码器 数码显示译码电路,时当输入的十进制数DCBA=0000时，不显示“0”各段均灭；当输入DCBA为其它数时，显示对应的数码。灭0输出RBO。当本位输入为0熄灭时，RBO=0它与下一位RBI相连，通知下位如果为0可灭。RBI和RBO主要用于灭无效“0”，如果00932300，前后二个“0”均无效，使用RBI,RBO

25、后则显示9323。,4.3.2 编码器与译码器 数码显示译码电路,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,1,1,4.3.2 编码器与译码器 数码显示译码电路,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,RBI,RBO,1,1,4.3.2 编码器与译码器 数码显示译码电路,4.3.3 数据选择器,数据选择器是从多路输入中选择一路输出。以四选一为例，从四路输入中任选一路输出，选择哪一路由地址变量A1A0确定。,数据选择器,4.3.3 数据选择

26、器,D0,D1,D2,D3,F,4.3.3 数据选择器,1,E,D0,D1,D2,D3,F,1,&,1,F,A1 A1 A0 AD,4.3.3 数据选择器,集成数据选择器有 双四选一 74LS153 四二选一 74LS157 八 选 一 74LS151 十六选一 74LS150,实际应用中经常采用级联的方法来扩展输入端。常用的方法有：1.利用使能端进行扩展 例:将四选一扩大为八选一和十六选一,其电路如图(a)为八选一。,A1,A0,E,D0,D1,D2,D3,A1,A0,E,D3,D2,D1,D0,F1,F2,F,D3,D2,D1,D0,D4,D5,D6,D7,1,4.3.3 数据选择器,A2

27、,a,图,四 选 一,四 选 一,A1,A0,数据选择器,A2 A1 A0 F,0 0 0 D0,0 0 1 D1,0 1 0 D2,0 1 1 D3,1 0 0 D4,A2 A1 A0 F,1 0 1 D5,1 1 0 D6,1 1 1,A2=1,A2=0,选中,禁止,禁止,选中,D7,4.3.3 数据选择器,4.3.3 数据选择器,D0 D1 D2 D3,D4 D5 D6 D7,D8 D9 D10 D11,D12D13D14D15,D0 D1 D2 D3,A1,A2,二变量译码器,A0,A3,1,F,A0,A0,A0,A1,A1,A1,（b),图,D0 D1 D2 D3,D0 D1 D2

28、D3,D0 D1 D2 D3,E,E,E,E,四选一扩展为十六选一 如图（b)所示,4.3.3 数据选择器,被选中，其余禁止,0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D7,被选中，其余禁止,A3 A2 A1 A0 F 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3,其选择关系如下,1 1 0 0 D12 1 1 0 1 D13 1 1 1 0 D14 1 1 1 1 D15,A3 A2 A1 A0 F 1 0 0 0 D8 1 0 0 1 D9 1 0 1 0 D10 1 0 1 1 D11,被选中，其余禁止,被

29、选中，其余禁止,4.3.3 数据选择器,2.不用使能端采用二级扩展法 电路如图(C)四选一扩展为八选一；图(d)四选一扩展为十六选一。,D3,D2,D1,D0,D3,D2,D1,D0,D0,D2,D3,D4,D5,D6,D7,F1,F0,F,A0,A1,A1,A0,A2,D0,D1,D1,（C）,图(d)四选一扩展为十六选一,D14,D15,D11,D10,D9,D8,D6,D5,D4,D3,D2,D1,D0,D1,D0,D1,D2,D3,D3,D3,D3,D2,D2,D2,D1,D1,D1,D0,D0,D0,F0,F1,F2,F3,F,A1,A0,D3,D2,D0,A3,A0,A1,（d）,

30、A1,A1,A1,A0,A0,A0,D13,D12,A2,D7,A2=0 选中即F=F0 输出D0,A2=1 选中即F=F1 输出D4 D7,四选一扩展八选一,A3A2=01选中 F=F1 输出D4D7,A3A2=00选中 F=F0 输出D0D3,A3A2=11选中 F=F3 输出D12D15,A3A2=10选中 F=F2 输出D8D11,四选一扩展十六选一,4.3.3 数据选择器,D3,A1,A0,A0,A1,D0,D1,D1,D3,D3,D0,D2,D2,数,据,选,择,器,数,据,分,配,器,同 步,4.3.3 数据选择器,这样节省设备。如 数字通信上常采用此种送方式。,1.与数据分配器

31、组成时分传输系统,A1 A0,0 0,D0 D0,4.3.3 数据选择器,这样可将并行数据变为串行进行传送，接收时将串行转变为并行。因此，节省设备。数字通信常采用此种传送方法。,2.逻辑函数产生电路,4.3.3 数据选择器,如果地址变量数与逻辑变量数相等，用数据选择器实现时十分简单。令逻辑变量为地址变量，函数中含有的项，对应数据输入端Di=1;函数中没有的项对应Di=0。,例1 用四选一数据选择器实现异或函数F=,解：四选一数据选择器地址为二个A1A0，而函数是二变量。,故 令A1A0=AB,则数据选择器的方程式为,而F=,为了使 F=F,只需令 D0=0,D1=1，D2=1,D3=0,即可,

32、例2 用八选一实现三变量的偶检测电路,解：真值表如下：,4.3.3 数据选择器,如果用四选一实现，此类问题，是逻辑变量数大于数据选择器的地址数。此类问题比前类问题复杂一些，具体做法是：从m个逻辑变量中选取n个变量为地 址，余下 m-n 个变量反映在数据输入端Di上，Di的确定方法可用代数法，也可以用卡诺图法。,代数法,选A B为地址，方程按所选地址重写如下：,四选一方程为：,为使 F=F 则令,四,如选B C为地址，方程为:,也可选AC为地址，方程为:,而,4.3.3 数据选择器,首先在卡诺图上圈出地址变量的控制范围，在此范围内，确定相应数据输入端Di,具体过程如下：,上述确定Di过程也可通过

33、卡诺图确定,选AB为地址,4.3.3 数据选择器,首先在卡诺图上圈出地址变量的控制范围，在此范围内，确定相应数据输入端Di,具体过程如下：,选AB为地址,选BC为地址,选AC为地址,3.产生序列信号,4.3.3 数据选择器,例 运用数据选择器产生01101001序列。,解 利用一片八选一数据选择器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1其地址ABC按图(b)所示规律变化，即可产生 01101001序列，如图所示。,4.3.4数字比较器,对二个位数相同的二制进行比较，并判断器大小和相等的逻辑电路称为数字比较器。,1.一位数字比较器真值表,其电路如图,4.3.4数字比较器,以四

34、位数字比较器74LS85其功能表如下所示，此表是从高位进行比较。高位即能决定二数的大小；只有高位相等时才比较低位。各位相等时该两数才相等。为了便于功能扩展设定了AB、AB、A=B的级联输入。其逻辑图如图所示。,A=B,AB,AB,A3,A2,A1,B1,B2,B3,B0,A0,74LS85,2.集成数字比较器,FA=B,FAB,FAB,A=B,A3 B3,A2 B2,A1 B1,A0 B0,A3=B3,A3=B3,A3=B3,A3=B3,A3=B3,A3=B3,A3=B3,A3=B3,A3=B3,A2=B2,A2=B2,A2=B2,A2=B2,A2=B2,A2=B2,A2=B2,A1=B1,A

35、1=B1,A1=B1,A1=B1,A1=B1,A0=B0,A0=B0,A0=B0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,比 较 输 入,级 联 输 入,输 出,AB,AB,FAB,FAB,FA=B,A3B3,A3B3,A2B2,A2B2,A1B1,A1B1,A0B0,A0B0,表1 74LS85比较器功能表,4.3.4数字比较器,将两片74LS85可扩展为八位二进制数的比较器,也可将四位比较器扩展为十六为比较器，其联接图请参阅p104图4-64。,3.集成比较器功能

36、的扩展,组合逻辑电路中实际应用中存在不容忽视的重要问题,竞争冒险。,4.3.4数字比较器,集成比较器不仅能对两个N位二进制数进行比较，而且还能对多个N位二禁止数进行比较。例如，可以利用 3片四位比较器及2 片四位二选一数据选择器结成4个四位二进制比较器。,4.4.1 竞争现象,前面在分析和设计组合逻辑电路时，讨论的只是输入和输出的静态关系，而没有涉及逻辑电路从一个稳态转换到另一个稳态之间的过渡过程，即没有考虑到门电路的延迟时间对电路产生的影响。实际上，任何一个门电路都具有一定的传输延迟时间 tpd，即当输入信号发生突变时，输出信号不可能跟着突变，而要滞后一段时间变化。由于各个门的传输时间差异，

37、或者输入信号通过的路经（即门的级数）不同造成的传输时间差异会使一个或几个输入信号经不同的路径到达同一点的竞争。如图(a)所示，变量A有两条路径：一条通过门1、门 2 到达门4；另一条通过3到达4。故变量A具有竞争能力，而B、C仅有一条路径到达4，称为无竞争能力的变量。由于集成电门电路离散性较大，因此延迟时间也不同。哪条路径上的总延大，由实际测量而定，因此竞争的结果是随机的。下面为了分析 问题方便我们假定每个门的延时均相同。,大多数组合逻辑电路均存在竞争，有的竞争不会带来不良影响，有的竞争却会导致逻辑错误。,竞争则发生在从一种静态变到另一种稳态的过程中。因此，竞争是动态问题，它发生在输入变化时。

38、当某个变量发生变化时，如果真值表所描述的关系受到短暂的破坏并在输出端出现不应有的尖脉冲，则称这种现象为冒险现象。当暂态结束后，真值表的逻辑关系又得到满足。而尖脉冲对有的系统（如时序系统的触发器）是危险的，将产生误动作。,函数式和真值表所描述的是静态逻辑关系，而,4.4.2 冒险现象,4.4.2 冒险现象,根据出现的尖脉冲的极性，冒险又可分为偏“1”冒险和“0”冒险。1.偏“1”冒险（输出负脉冲）在图（a)中，F=AC+AB,若输入变量B=C=1,则有F=A+A。在静态时，不论A取何值，F恒为1;但是当A变化时，由于各条路径的时延不同，将会出现如图（b)所示的情况。图中tpd是各个门的平均传输延

39、迟时间，由图可见，当变量 A由高电平突变到低点平时，输出将产生一个偏“1”的负脉冲，,宽度只有tpd，有时又称为毛刺。A 变化不一定都产生冒险，如由低变到高时，就无冒险产生。,（b）偏“1”冒险的形成过程,1,2,3,4,F,图（a)竞争示意图,B,A,C,A,4.4.2 冒险现象,4.4.2 冒险现象,2tpd,A,（b）偏“0”冒险的形成过程,B,A,1,1,1,1,2,3,4,C,F,1.代数法 首先，找出具有竞争能力的变量，然后逐次改变其它变量，判断是否存在冒险，是何种冒险。,4.4.3 冒险现象的判断别,解 由函数可看出变量A 和C 具有竞争能力，且有,BC=00 F=A,BC=01

40、 F=A BC=10 F=A BC=11 F=A+A,例1,解 变量A、C具有竞争能力，冒险判别如下：,BC=00 F=AA AB=00 F=CCBC=01 F=0 AB=01 F=CBC=10 F=A AB=10 F=0BC=11 F=1 AB=11 F=1,A变量 C变量,由此可看出，当B=C=0和A=B=0时将产生偏“0”冒险。,例2.,2.卡诺图法,将上述例题用卡诺图表示出来可看出，卡诺图相切处将会发生冒险，如图（d)所示。AB 和 AC 两个卡诺图圈,2.卡诺图法,图（d)卡诺图判别冒险,在有些系统中（如时序电路里）冒险现象将使系统产生误动作，所以应消除冒险现象。消除冒险常用的方法有

41、如下几种。,1.修改逻辑设计（增加多余项）,4.4.4 冒险现象的消除,如图（f）所示，在组合电路输出门的一个输入端加入一个选通信号，可以有效地消除任何冒险现象。当选通信号为“0”时，门4封死输出一直为 1，此时电路的冒险反映不到输出端。待电路稳定时，才让选通信号“1”，使输出门输出的是稳定状态的值，即反映真值表确定的逻辑功能。,2.增加选通电路,4.4.4 冒险现象的消除,图（f)利用选通发消除冒险,输出端接上一个小电容可以削弱毛刺的影响，如图(g)所示。由于冒险输出的毛刺脉冲十分窄，在数十毫微秒数量级，因此小电容可大大削弱输出冒险脉冲的幅度，使之对时序不会产生误动作。,组合电路,C,F,图(g),3.利用滤波电路,例3.判断图(h)所示卡诺图的冒险情况。,11,10,11,10,例3.判断图(h)所示卡诺图的冒险情况。,解（1）两个卡诺图圈相切，将产生冒险，相切处A=0,C=1,B变量变化时产生冒险；,（1）,（4）卡诺图相顶，无冒险；,