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1、第二章 ISE12.1开发环境与S3开发板,2.1 ISE12.1软件综述2.2 S3开发板简介2.3 ISE开发流程2.4 第三方开发工具本章小结,2.1 ISE12.1软件综述 2.1.1 ISE12.1套件分类除了性能上的改进之外，ISE12.1设计套件依然延续了在ISE11.1中提供的针对四个特定领域而优化配置版本的解决方案：逻辑版本(Logic Edition)、DSP版本(DSP Edition)、嵌入式版本(Embedded Edition)和系统版本(System Edition)。每一版本都提供了完整的FPGA设计流程，并且专门针对特定的用户群体(工程师)和特定领域的设计方法
2、及设计环境要求进行了优化，从而使设计人员能够将更多精力集中于开发具有竞争力的差异化产品和应用。这4种版本的功能分别如下：,(1)ISE设计套件逻辑版本针对采用赛灵思基础目标设计平台，主要关注逻辑和连接功能。(2)ISE设计套件DSP版本针对采用赛灵思DSP领域目标设计平台，主要面向算法、系统和硬件的设计人员而优化。(3)ISE设计套件嵌入式版本针对采用赛灵思嵌入式领域目标设计平台的嵌入式系统设计人员(硬件和软件设计师)而优化。(4)ISE设计套件系统版本针对采用赛灵思连接领域目标设计平台的系统设计人员而优化。,2.1.2 ISE12.1功能介绍ISE12.1工具涵盖了整个FPGA开发流程，包括
3、了设计输入、综合、仿真、实现以及下载各个步骤。采用ISE集成环境可以独立完成整个Xilinx FPGA的开发，而无须借助其他第三方开发工具。(1)设计输入：ISE12.1提供的设计输入工具包括HDL代码的输入，原理图编辑工具，用于IP Core的Core Generator，以及用于约束文件编辑的Constraints Editor等软件。(2)综合：ISE12.1自带的综合工具为XST，还可以与业界非常优秀的综合工具Mentor Graphic公司的Leonardo Spectrum和Synplicity公司的Synplify实现无缝链接。,(3)仿真：ISE12.1自带ISim仿真工具，同
4、时提供使用Mentor Graphic公司的ModelSim各个版本的仿真接口。(4)实现：包括对综合文件的翻译、映射、布局布线等，还包括时序分析、增量设计、手动布局约束等高级功能。(5)下载：包括生成bit 流文件，还包括一个专用的下载软件IMPACT，可以进行设备通信和配置，并将程序烧写到FPGA芯片中去。使用ISE进行FPGA设计的各个过程可能涉及的工具如表2-1所示。,2.1.3 ISE12.1用户界面和菜单操作ISE用户界面如图2-1所示。界面各分区及功能如下：(1)标题栏：主要显示当前工程的名称和当前打开的文件名称。(2)菜单栏：主要包括“文件(File)”、“编辑(Edit)”、
5、“视图(View)”、“工程(Project)”、“源文件(Source)”、“操作(Porcess)”、“工具(Tools)”、“窗口(Window)”、“布局(Layout)”和“帮助(Help)”等10个下拉菜单。其使用方法和常用的Windows软件类似。(3)工具栏：为方便用户操作而提供的常用命令快捷键。随着版本升级，提供的快捷键越来越多。,(4)设计管理区：提供工程以及相关文件的显示和管理功能，包括设计源文件视图和仿真源文件视图。源文件视图显示了源文件的层次和分类关系。(5)过程管理区：本窗口显示的内容取决于工程管理区中所选定的文件，相关的操作和FPGA设计的流程相关，不仅显示当前进
6、行的步骤，而且还用动态图标的方式显示当前的操作。,图2-1 ISE用户界面,(6)信息显示区：显示ISE中的处理信息，如操作步骤信息、告警信息和错误信息等，信息显示区的下面有控制台信息区(Console)和文件查找区(Find in Files Results)。如果编译过程出现错误，双击信息显示区的告警和错误标志，就能自动切换到源代码出错的地方。,2.2 S3开发板简介Digilent S3开发板是基于Spartan-3系列FPGA(XC3S200)所开发的一款FPGA入门级学习与验证板，包含丰富的外围接口，是初学者学习数字电路设计的良好平台。其外观图如图2-2所示。结构框图如图2-3所示。
7、其主要器件以及包含的接口如下：(1)Xilinx Spartan-3 SC3S200 FPGA器件(XC3S200-FT256)；(2)2 Mb的Xilinx XCF02S配置PROM；(3)2个256K16异步静态SRAM(ISSI IS61LV25616AL-10T)；(4)VGA显示端口；(5)RS232串口；(6)PS/2鼠标键盘接口；,(7)4位7段数码管；(8)8个拨码开关；(9)50 MHz晶振的时钟输入；(10)3个40脚的外扩插槽；(11)JTAG下载接口；(12)3.3 V、2.5 V、1.2 V的稳压电源。,图2-2 Spartan-3FPGA开发板外观图,图2-3 Sp
8、artan-3 FPGA开发板结构框图,2.3 ISE开发流程ISE12.1包含了一系列的开发工具。这些工具不在本书介绍范围，这里仅通过一个简单的实例，结合1.5节FPGA 的开发流程来描述FPGA的整个开发流程，帮助读者理解FPGA的基本开发步骤。具体包含以下5步：(1)创建工程和设计输入；(2)创建TestBech并进行RTL仿真；(3)添加约束；(4)综合与实现；(5)生成配置文件并对FPGA进行配置。,【程序2-1】带使能控制的计数器。module Count_EN#(parameter Width=8,parameter U_DLY=1)(input wire EN,input wi
9、re Clock,input wire reset,output reg Width-1:0 Out);always(posedge Clock,negedge reset)if(!reset)Out=8b0;else if(EN)Out=#U_DLY Out+1;endmodule,2.3.1 创建工程和设计输入本阶段包含三个任务：创建工程目录、创建工程、添加或创建HDL文件输入。1创建工程目录规范的FPGA设计在建立工程之前，首先要求进行项目文件管理规划。清晰的文件目录有助于提高设计效率和避免错误的发生。建立的一个清晰的工程目录如下：(1)project name：工程名称，在这里建立一个
10、Count_EN的目录来存放工程所有相关文件；(2)scr：存放源代码目录；(3)coregen：CoreGenerator工具产生的各种IP文件；(4)sim：存放仿真相关文件，funcsim：目录存放与功能仿真相关文件，parsim：目录存放与时序仿真相关文件；(5)doc：存放FPGA相关设计文档。,2创建工程ISE软件每次打开时，会默认列出最近几次打开的工程目录，方便用户直接双击打开。如果用户需要新建工程，那么按照下面的步骤来进行：选择“File|New Project”选项，在弹出的新建工程对话框中填写如下几项：“Project Name”中填写工程名称，“Browse”中指定项目存
11、放的路径，“Top-Level Source Type”选项中选择工程顶层源代码的类型。,关于输入文件类型有如下几个选项：(1)HDL：表示工程顶层源代码为vhdl或者Verilog代码形式；(2)Schematic：表示工程顶层源代码为原理图形式；(3)EDIF：表示工程源代码是由Symplify 综合工具综合之后的网表文件，后缀是.edf文件；(4)NGC/NGO：表示工程源代码是ISE自带的XST综合工具产生的网表文件。,在本例中，将“Project Name”填写为“Count_EN”，“Top-Level Source Type”选择为HDL类型。单击“Next”按钮，进入下一步，选
12、择所使用的芯片类型以及综合和仿真的工具。如图2-4所示，“Product Category”选择“All”，列出所有FPGA器件，“Family”选项包含了所有的Xilinx公司的器件系列，“Device”选项包含了对应系列的所有型号的器件，“Package”选择封装，“Speed”选择速度等级，“Synthesis Tool”选择支持的综合工具，“Simulator”选择支持的仿真工具，“Preferred Language”选择语言：Verilog或者VHDL。在本例中，各选项按照如图2-4所示进行选择。,图2-4 新建工程器件配置图,再单击“Next”按钮，进入下一页，可以选择新建源代码
13、文件，读者可以选择现在开始新建源代码，也可以直接跳过，等工程建立完毕之后再建立源代码。单击“Next”按钮，进入第四页，添加已有的代码；如果没有源代码，单击“Next”按钮，直接进入最后一页；点击“Finish”按钮，就建立好一个完整的工程。,3添加或创建HDL文件输入在工程建立结束之后，就可以添加或创建HDL文件输入。如果已经设计好HDL文件，则直接添加到工程中来。下面首先介绍添加HDL文件的步骤。在工程管理区单击右键，选择“Add Files”，然后弹出对话框，找到HDL文件保存的路径来添加所有文件。需要注意的是，如果要添加多个文件，可以按住“Ctrl”键，选择多个文件进行添加；添加完毕之
14、后，点击“OK”按钮，所有文件将按照相关调用层次显示在工程管理区。新建HDL文件的步骤相对来说复杂些。在工程管理区任一位置单击鼠标右键，在弹出的菜单中选择“New Source”命令，出现如图2-5所示的“New Source Wizard”对话框。,图2-5 新建源代码向导图,对话框左侧的列表用于选择代码的类型，部分项的意义如下：IP(CORE Generator&Architecture Wizard)：由ISE的IP Core生成工具快速生成可靠的源代码，选择IP，定义File name，点击“Next”按钮，进入IP定制界面。这与单独使用Core Generator工具产生IP的方法是
15、一样的。,User Document：用户文档类型。Verilog Module：Verilog 模块类型，用于编写Verilog代码。Verilog Test Fixture：Verilog测试模块类型，专门用于编写Verilog测试代码。VHDL Module：VHDL模块类型，用于编写VHDL代码。VHDL Library：VHDL库类型，用于制作VHDL库。VHDL Package：VHDL包类型，用于制作VHDL包。VHDL Test Bench：VHDL测试模块类型，用于专门编写VHDL测试代码。Embedded Processor：嵌入式处理器。将调用XPS工具进入MicoBla
16、ze处理器的硬件定制界面。,在本例中，在“Select Source Type”中选择“Verilog Module”选项，在“File name”文本框中输入“Count_EN”，单击“Next”按钮，进入端口定义对话框，如图2-6所示。其中，“Module name”输入“Count_EN”。下面的列表对应端口的定义：“Port Name”表示端口名称；“Direction”表示端口方向(可以选择input、output、inout三种类型)；如果为总线，则“Bus”选项打钩；“MSB”和“LSB”分别表示信号的最高位和最低位，单位信号的MSB和LSB不必填写。,图2-6 Verilog模
17、块端口定义对话框,定义了模块端口之后，单击“Next”按钮，进入下一步，单击“Finish”按钮，完成创建。ISE自动创建一个Verilog模块例，在源代码编辑区内打开，标准的代码端口的注释都已经生成，剩下来的工作就是在模块中实现功能。ISE独特的源码模块自动生成方式，极大地节省了开发者的时间。在源代码区只要填写如程序2-1所示的代码内容，就完成了源码输入的工作。,2.3.2 创建TestBench并进行RTL仿真 1建立仿真TestBench建立基于程序2-1的ISim测试仿真平台。在工程管理区将“View”设置为“Simulation”；在工程管理区任意位置点击鼠标右键，并在弹出的菜单中选
18、择“New Source”命令；选中“Verilog Test Fixture”，输入文件名“Count_EN _tb”；单击“Next”按钮，进入下一页，这时工程中显示的是所有module的名字，设计人员根据需要选择要进行测试的module。在本例中只有一个moduleCount_EN，用鼠标选中，然后单击“Next”按钮，进入下一页，直接单击“Finish”，ISE在源代码区显示测试模块的代码：,module Count_EN_tb;/Inputsreg EN;reg Clock;reg Reset;/Outputswire 7:0 Out;/Instantiate the Unit Un
19、der Test(UUT)Count_EN uut(.EN(EN),.Clock(Clock),.Reset(Reset),.Out(Out);,initial begin/Initialize InputsEN=0;Clock=0;Reset=0;/Wait 100 ns for global reset to finish#100;/Add stimulus hereend endmodule,ISE自动生成了测试文件的框架，包括所需要的信号、端口声明以及模块例化。设计人员需要做的工作，就是在“/Add stimulus here”后面补充添加测试向量生成代码。为了验证计数器是否工作正常，
20、添加如下代码(关于TestBench的编写，将在后续章节详细介绍，现在只需要了解如何使用ISim进行仿真即可)：Reset=1;EN=1;forever#10 Clock=!Clock;此时添加代码完毕。,2使用ISim进行仿真选中过程管理区“Simulate Behavioral Model”选项，单击鼠标右键，选择菜单中的Properties选项，会弹出如图2-7所示的仿真设置属性对话框。对话框中有如下两项需要注意：(1)“Simulation Run Time”：用来设置仿真时间长短；(2)“Waveform Database Filename”：设置波形文件存储路径及文件名。,图2-7
21、 仿真设置属性对话框,仿真参数设置完之后，直接双击ISim中的“Simulate Behavioral Model”，ISE自动启动ISim软件。ISim软件界面如图2-8所示。,图2-8 ISim软件仿真界面,ISim仿真工具主界面由三个部分组成：源文件区、目标信号区和波形仿真区。(1)源文件区：存放仿真源文件以及库文件。(2)目标信号区：显示工程信号名，方便用户选中并添加到波形仿真图上。在目标信号区，有快捷按钮，方便用户在本工程中提取需要观察的信号。快捷按钮包括输入输出端口、双向端口、内部信号、常量、参数、变量、缓冲信号等。,(3)波形仿真区：显示目标信号波形图。选择菜单中的“Simula
22、tion”或者快捷键栏目相关按钮来控制仿真流程，这些快捷按钮是：(1)Restart：重新开始仿真；(2)Run All：仿真全部执行；(3)Run：执行仿真；(4)Step：单步执行；(5)Break：仿真停止。对应快捷按钮如图2-9所示。仿真结果如图2-8所示。,图2-9 仿真流程控制快捷按钮,2.3.3 添加约束工程中源代码输入之后，需要给设计添加管脚和时序约束。管脚约束是将设计文件的输入输出信号设置到器件的某个管脚，而且包括设置此管脚的电平标准、电流强度、上下拉特性等。时序约束在高速数字电路设计中非常重要，其作用是为了提高设计的工作频率和获得正确的时序分析报告。在综合、映射和布局布线阶
23、段附加约束，可以使时序分析工具以用户的时序约束为标准，尽量满足约束要求，同时产生实际时序和用户约束时序之间的差异，并形成报告。因此要求用户必须进行时序约束，而且越全面越好。在ISE中时序约束由专门的工具Constraints Editor来完成。,1创建管脚约束下面以程序2-1为例创建约束。(1)新建约束文件。首先新建源代码，在源代码类型中选取“Implementation Constraints File”，在File name中输入约束文件名“Count_EN_ucf”，单击“Next”按钮，进入下一页；然后单击“Finish”，完成约束文件的创建。(2)编辑约束文件。在工程管理区选择建立
24、的约束文件，双击过程管理区的“User Constraints”下的“Edit Constraints(Text)”，就可以打开约束文件编辑器。,(3)建立管脚约束。由于手工编辑UCF文件通常效率较高，且出错概率较小，因此我们这里有必要介绍手工编辑管脚约束的语法。其语法格式为NET|INST|PINsignal name Attribute;其中，“signal name”是指约束对象名字，也支持对约束对象的层次描述；“Attribute”为约束的具体描述；语句必须以分号结束。UCF文件采用“#”进行注释。需要注意的是，UCF文件约束对象必须与设计中的对象名字一致。例如，若将信号CLK约束到F
25、PGA的P30管脚上，信号电平标准为CMOS3.3V，则添加约束如下：NET CLK LOC=P30|IOSTANDAND=LVCMOS33;,在UCF文件设计中支持通配符“*”和“？”，“*”可以代表任何字符串和空格，“？”则代表一个字符。在编辑约束文件时，通过通配符可以快速选择一组信号。例如，语句NET*DATA?FAST;将选择包含“DATA”字符并以一个字符结尾的所有信号，并选择速率为“FAST”。对于S3开发板可以参考其硬件使用手册进行管脚约束。,2建立时序约束时序约束采用Constraints Editor比较方便。在工程管理区选择顶层模块，在过程管理区“User Constrai
26、nts”下面双击“Creat Timing Constraints”，打开Constraints Editor界面。可以添加的约束包括“Timing Constraints”、“Group Constraints”和“Miscellaneous”三部分约束，根据需要添加时钟、输入输出端口等约束。完成之后，约束结果将自动添加到.ucf文件当中。在本例中，由于设计比较简单，所以约束输入时钟信号的频率就可以了，如图2-10所示。,图2-10 使用Timing Constraints添加时序约束,2.3.4 综合与实现1综合过程综合就是针对输入设计以及约束条件，按照一定的优化算法进行优化处理，获得一个
27、能满足预期功能的电路设计方案。在FPGA设计时，工程师设计的文件是用硬件描述语言或者原理图形式来表示电路功能的。综合工具将这些输入文件翻译成由FPGA内部逻辑资源(逻辑单元、RAM存储单元、时钟单元等)按照某种连接方式组成的逻辑连接(网表)，并根据用户要求生成网表文件，这一过程称为综合过程。XST为Xilinx自己的综合工具，对于Xilinx最新的芯片能够更好地支持，其最终生成的文件后缀名为.ngc。用宏观的事物理解，综合过程就相当于设计电路板时画电路原理图的过程。在设计电路板时，首先要画原理图。原理图其实就是由一系列符号组成的；可以随便画一个符号代表一个器件，但是也是有一些规则必须遵循，比如
28、代表符号和真实器件之间的管脚对应关系要一致。,2实现过程实现(Implement)就是通过翻译、映射、布局布线等过程来完成设计的固化。实现过程首先将综合成的网表(Netlist)文件，通过翻译变成所选器件的内部资源和硬件单元，如可配置逻辑块(CLB)、数字时钟单元(DCM)、存储单元(RAM)等，这个步骤称为翻译过程(Translate)；然后找到对应的硬件关系，将设计与这些硬件资源关系一一对应起来，这又称为映射过程(Map)；最后进行布局布线(Place&Route)，这样设计基本上就可以完全固化到FPGA当中了。实现过程如果用宏观的方式理解，就相当于完成原理图之后，开始调用器件库，如果没有
29、原理图中的器件，那么就要找对应的器件，直到设计中所有的元件都能找到对应的器件(对应于翻译过程)，接下来将其对应关系完全确定(对应于映射过程)，最后进行布局布线，完成整块电路板的设计，提交厂家进行生产。,类似的FPGA实现也是这么一个过程，下面详细介绍FPGA实现过程中的每个环节。1)翻译过程翻译过程将网表文件和约束文件合并生成NGD(原始类型数据库)输出文件和BLD文件。NGD文件包含了当前设计网表以及约束的所有信息，可用于下一步进行映射。可用于翻译的输入文件包括EDN、EDF、EDIF、SEDIF格式的网表文件，以及UCF(用户约束文件)、NCF(网表约束文件)、NMC(物理宏库文件)、NG
30、C(含有约束信息的网表)格式的约束文件。,2)映射过程映射过程将翻译过程生成的NGD文件映射为目标器件的特定物理逻辑单元，并保存在NCD(Native Circuit Description)文件中。映射的输入文件包括NGD、NMC、NCD和NGM文件，输出文件包括NCD、PCF(物理约束文件)、NGM和MRP(映射报告)文件。其中，NCD文件包含当前设计的物理映射信息；PCF文件包含当前设计的物理约束信息；NGM文件与当前设计的静态时序分析有关；MRP文件是映射的运行报告，主要包括映射的命令行参数、目标设计占用的逻辑资源、映射过程中出现的错误和告警、优化过程中删除的逻辑等内容。,3)布局布线
31、过程布局布线过程通过读取当前设计的NCD文件，将映射后生成的物理逻辑单元在目标系统中放置和连线，并提取相应的时间参数。布局布线的输入文件包括NCD和PCF模板文件，输出文件包括NCD、DLY(延时文件)、PAD和PAR文件。在布局布线的输出文件中，NCD包含当前设计的全部物理实现信息，DLY文件包含当前设计的网络延时信息，PAD文件包含当前设计的输入输出(I/O)管脚配置信息，PAR文件主要包括布局布线的命令行参数、布局布线中出现的错误和告警、目标占用的资源、未布线网络、网络时序信息等内容。,3完成综合与实现(1)选择要综合的模块(设计的顶层模块)。(2)在过程管理区双击“Implement
32、Design”，如图2-11所示，ISE工具会首先进行综合，然后执行Translate、Map和Place&Route。在Synthesize-XST前面有一个由两个圆形箭头组成的小圆圈开始转动；如果发生错误，则出现一个带叉的红色小圆圈；如果有警告，综合结束之后，小圆圈变黄色，并且上面带有一个叹号。综合的告警和错误都会显示在消息窗口。,2.3.5 生成配置文件并对FPGA进行配置在实现完成之后，仅剩FPGA设计的最后一步芯片编程。(1)生成编程文件，只需在过程管理区中双击“Generate Programming File”即可完成，完成之后，该选项前面会出现一个打钩的圆圈，如图2-11所示，
33、然后在ISE工程目录下产生一个以.bit为后缀的位流文件。,图2-11 生成编程文件窗口,(2)点击“Configure Target Device”，进行器件配置，出现如图2-12所示的主界面；在主界面中间区域点击鼠标右键，并选择“Initialize Chain”选项，初始化JTAG链，将会扫描在JTAG链上所有的可配置器件，如图2-13所示；如果正确，则右键单击所要配置的器件，选择“Programming”进行编程；如果需要配置别的编程文件，则右键单击所要配置的器件，选择“Assign New Configuration File”，然后再进行编程。配置成功之后，出现“Successfu
34、lly”字样。,图2-12 Configure Programming Device界面,图2-13 扫描JTAG链界面,2.4 第三方开发工具,2.4.1 ModelSim介绍ModelSim是业界最优秀的HDL语言仿真器，许多工程师将其作为FPGA/ASIC设计的RTL级以及门级电路仿真的首选。ModelSim与其它仿真器相比，不仅具有人性化的图形界面和用户接口，为用户加快调试提供强有力的手段，同时具有强大的调试功能，如：先进的数据流窗口，可以迅速追踪到产生不定或者错误状态的原因；丰富的性能分析工具，可以帮助分析性能瓶颈，加速仿真；代码覆盖率检查，确保测试的完备；多种模式的波形比较功能；先
35、进的Signal Spy功能，可以方便地访问VHDL 或者VHDL和Verilog混合设计中的底层信号；支持加密IP；可以实现与MATLAB的Simulink的联合仿真等。,ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有较大差别，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40 000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40 0
36、00行的设计，ModelSim SE要比ModelSim XE快近40倍。另外，从仿真功能上，两个版本之间的差别也非常大，比如说，ModelSim SE版本支持SignalSpy，代码覆盖率检查、性能分析、数据流与X跟踪、波形比较、检查点复原、混合语言调试、Debug Detective等特性，而这些ModelSim XE都不支持，但是SE版本不自带Xilinx器件库文件，需要编译器件库在ModelSim当中。鉴于两个版本在用法上相同，本节以ModelSim SE6.5版本为例来介绍。,2.4.2 在ModelSim中编译Xilinx的器件库 1关联ISE和ModelSim需要将ModelSi
37、m和ISE软件关联之后才能在ISE中直接使用ModelSim进行仿真，避免了用户在ISE上开发完代码设计之后，另外建立工程进行ModelSim的仿真。关联步骤如下：运行ISE软件，在主界面中选择“Edit|Preference”菜单项，在弹出的“Preference”对话框中选择“Integrated Tools”选项卡。该选项卡用于设定与ISE集成的软件的路径。第一项的“Model Tech Simulator”就用于设定ModelSim仿真软件的路径，指定“Model Tech Simulator”选项为ModelSim安装路径下win32目录下的“modelsim.exe”文件即可。假如
38、Modelsim6.5安装在“E:ModelSim6.5”，则ModelSim仿真软件的路径为“E:ModelSim6.5win32modelsim.exe”，如图2-14所示。这样就设置好了ISE与ModelSim的关联。,图2-14 ModelSim与ISE的关联设置,2在ModelSim中编译Xilinx的仿真库ModelSim SE版本身不带有任何FPGA厂家的仿真库，因此我们必须手动编译这些库。Xilinx元件库的位置在ISE安装目录“Xilinx12.1ISEverilogsrc”的下面；有三个文件夹：simprims、unisims和XilinxCoreLib，里面有所有Xili
39、nx FPGA的库。下面介绍一种比较常用的手动编译这些库到ModelSim中的方法。分为5步来完成：(1)将ModelSim根目录下的modelsim.ini的属性由只读改为可写；(2)在ModelSim安装目录下新建一个名为library的文件夹，用来保存安装的Xilinx库；(3)启动ModelSim，选择“File”/“Charge Directory”，选择刚才建立的library文件夹路径；,(4)选择“File”/“New”/“Library”命令，弹出“Creat a New Library”，在“Library name”中输入“simprims_ver”，同时在“Librar
40、y Physical Name”栏也自动输入“simprims_ver”，单击“OK”按钮；(5)在主窗口中选择“Compile”/“Compile”命令，弹出“Compile Source Files”，在“Library”的下拉列表中选择“simprims_ver”；然后在【查找范围】中选中“Xilinx12.1ISEverilog src simprims”下面的全部文件，单击Compile进行编译，这时需要花一些时间等待编译结束，之后就可在ModelSim库中看到simprims库。依同样的办法编译unisims和XilinxCoreLib库，完成之后，以后就可以在ModelSim中直
41、接仿真ISE的工程。,2.4.3 ModelSim 功能仿真举例1建立工程使用ModelSim建立工程主要包括5个基本步骤：(1)选中或添加源文件。点击开始程序ModelSim6.5，启动ModelSim，选择菜单“File New Poject”，打开“Create Project”对话框，如图2-15所示。,图2-15 ModelSim 新建工程窗口,首先在“Create Project”对话框中填写“Project Name”为“DivClk_Simu”；然后在“Project Location”栏中选择Project文件的存储目录(注意：ModelSim不可以为工程自动建立一个目录，这
42、里我们最好是自己在Project Location中输入路径来为工程建立目录)；接着用“Default Library Name”指定设计编译到哪个库中，默认为work，不需要修改，这样在编译设计文件之后，在WorkSpace窗口的Library中就会出现work库。点击“OK”按钮确认，在ModelSim软件主窗口的工作区中即增加了一个空的Project标签，同时弹出一个“Add items to the Project”对话框，如图2-16所示，可以选中新建源文件或者将已经设计好的源文件添加到当前工程中。,图2-16 添加文件到工程向导示意图,(2)添加包含设计单元的文件。在“Add it
43、ems to the Project”对话框中利用“Add Existing File”或“Create New File”选项，可以在工程中加入已经存在的文件或建立新文件。点击“Create Simulation”可以为工程添加仿真。点击“Create New Folder”可以为工程添加新的目录。这里点击“Create New File”，弹出如图2-17所示的界面，在“File Name”中输入“Div_Clk_Simu”作为文件的名称，“Add file as type”为输入文件的类型，我们选择“Verilog”；“Folder”为新建的文件所在的路径，“Top Level”为在我们
44、刚才所设定的工程路径下。点击“OK”按钮，并在“Add items to the project”窗口点击“Close”，关闭该窗口。,图2-17 添加新文件,(3)输入设计文件。在“WorkSpace”窗口中出现了“Project”选项卡，在其中有“DivClk_Simu.v”，其状态栏有一个问号，表示未编译；双击该文件，出现“DivClk_Simu.v”的编辑窗口，在其中我们输入设计文件如下：module DivClk_Simu(input wire clk,input wire reset，output wire divclk);reg 4:0counter;reg tempdivclk
45、;,always(posedge clk,negedge reset)if(!reset)begin counter=5b11000)begin counter=5b00000;tempdivclk=!tempdivclk;end else counter=counter+1;assign divclk=tempdivclk;endmodule,(4)编译文件。点击“File”“Save”，在弹出的“WorkSpace”窗口中的“DivClk_Simu”上点击右键，选择“Compile”“Compile All”，如图2-18所示，如果编译成功，在信息窗口将出现一行绿色字符“Complie o
46、f DivClk_Simu.v was successful”，说明文件编译成功；如果编译有错误，会提示红色字符提示“Compile of DivClk_Simu.v failed with 1 error”，双击该提示行，将会弹出对话框，详细描述对应错误发生的位置，并提示用户修改错误。,图2-18 ModelSim软件中的工程编译窗口,(5)确认编译结果。文件编译完后，用鼠标点击“Library”标签栏；在标签栏中用鼠标点击work库前面的“+”，展开work库，就会看到编译了的设计文件。,2仿真1)手动添加激励仿真(1)形成仿真界面。点击“Simulate”“Start Simulate”
47、，出现如图2-19所示的界面，展开“Design”选项下的work库，并选中其中的“DicClk_Simu”，点击“OK”按钮，出现仿真界面。为了观察波形，选择“View”，调出“signal”、“list”和“wave”窗口。也可以通过在主窗口命令行操作区的VSIM提示符下输入命令“view signals list wave”(回车)来观察波形。,图2-19 开始仿真界面,(2)向“Wave”窗口添加信号。在“Objects”窗口中，选择需要添加在“Wave”窗口的信号，单击右键，在弹出的菜单中选择“Add”“to Wave”选项中的“Selected Signals”，将设计中用到的所有
48、信号都列在“Wave”窗口中，如图2-20所示。,图2-20 在Wave窗口中添加信号,(3)手动添加激励。由于我们没有写“TestBench”文件对原设计加激励，所以需要手动添加激励。在主窗口中输入命令对信号添加驱动。首先为reset信号输入驱动：force reset 0 0,1 10000，然后为clk添加驱动：force clk 0 0,1 10000 r 20000。其中force为命令，clk表示为clk信号添加驱动，0 0 表示在零时刻该值为0，1 10000表示在10 ns处值为1，-r 20000表示在20 ns处开始重复。也就是说，我们输入的时钟为50 MHz。同样可以分析
49、reset信号是在零时刻值为0，10 ns处开始一直为1。这样一来，所有信号的驱动就添加完毕。,(4)开始仿真。仿真的命令为run，后面跟时间单位，或者为run all，表示一直仿真，直到仿真结束。输入run 200us，就可以出现如图2-21所示的波形。仿真完成之后，确认无误，可以退出仿真；如果有错误，则返回源码区，进行源码修改，然后再重复以上步骤进行仿真。,图2-21 仿真结果,2)使用TestBench对设计进行仿真手动添加输入激励在设计比较简单的情况下比较方便，但是在很多情况下，尤其要考虑到验证情况比较复杂时，都需要编写TestBench为设计添加激励。比如，设计两个四位数相加的加法器
50、，要考虑到所有可能的输入，手动添加就过于繁琐。下面我们为刚才的分频电路添加TestBench。选择FileNewSourseVerilog命令，新建Verilog文件，编写TestBench文件如下：timescale 1ns/1psmodule TB_DivClk();reg clk;reg reset;,wire divclk;parameter ClkPeriod=200;DivClk_Simu DivClk_Simu_0(.clk(clk),.reset(reset),.divclk(divclk);initial begin reset=0;#2000;reset=1;end ini
