磁盘及伺服面.ppt

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1、计算机系统原理,第五章 存储器,第五章 存储器,5.3 高速缓冲存储器 5.4 辅助存储器,5.1 存储器概论,5.2 主存储器,本章的特点内容繁杂、联系广泛涉及学科多：电、磁、光、机械、半导体等涉及对象多：电路、芯片、设备、系统涉及课程多：物理、导论、电子技术、数字逻辑名词术语、概念多设备器件更新变化快新型芯片不断涌现、集成度越来越高设备器件淘汰快计算机专用设备不断推出,第五章 存储器,主要内容,存储器的组织和基本原理存储器概述基本概念、存储层次结构主存储器半导体存储器高速缓冲存储器辅助存储器磁表面存储器、光盘存储器、闪存,1.存储器概述知识点存储器的基本概念存储器的层次结构分类与性能指标,

2、主要内容,主要内容,2.内主存储器（Internal Memory）亦称主存储器（Main Memory）。内存比主存的内涵大，内存还包括高速缓冲存储器（Cache）、接口电路等知识点随机访问存储器RAM(Random Access Memory)只读存储器ROM(Read Only Memory)相联存储器AM(Associative Memory)，亦称按内容寻址存储器CAM(Content Addressed Memory),主要内容,3.高速缓冲存储器知识点Cache的工作原理 Cache 主存地址映射 Cache的分类 Cache的替换策略,主要内容,4.外存储器（External

3、Memory）亦称辅助存储器（Auxiliary Memory）知识点磁表面存储器MSM（Magnetic Surface Memory）光盘存储器ODM（Optical Disk Memory）闪存（Flash Memory）,本讲简要说明,目的与要求：了解存储器在计算机中的作用和地位，理解存储器的层次结构以及存储器分类；了解主存储器的基本组成及操作过程，理解主存储器中的数据组织、主存储器的主要技术指标及其采用的选址方式授课重点：存储器的层次结构以及存储器分类，主存储器中的数据组织、主存储器的主要技术指标及其采用的选址方式授课难点：存储器层次结构，主存储器选址方式阅读章节：第5.1节、第5.

4、2节的第一部分概述作业安排：P203 5.3、5.4、5.6、5.7,取指,存储程序思想二进制表示,程序,01011001,程序与数据一样放在存储器中,存储器,程序和数据,指令的自动执行,执行,下一条,指令 i,指令 i+1,取指,执行,下一条,指令 i,指令 i+1,5.1.1 基本概念,指令的执行顺序：取指译码指令的控制执行,存储器(Memory/Storage)Memory：本意为“记忆装置”。多指存储器的整体(包括：记录介质，有关电路和其他部件)Storage：本意为“仓库”。多指记录介质本身(包括：磁带、磁盘、磁卡、磁鼓、存储矩阵),5.1.1 基本概念,5.1.1 基本概念,存储器

5、在计算机中的作用和地位,以存储器为中心的计算机系统结构,作用：1)向CPU提供数据和指令2)控制输入/输出设备读写,地位：在整个计算机信息传输中处于中心地位现代计算机系统以存储器为中心,5.1.2 存储器的层次结构,面临的挑战之一：存储墙问题存储器读写速度远远低于CPU处理速度，90ns：0.3ns,仅以年7%速度增长,以年60%速度增长,从用户的角度来看，决定存储器的三个基本参数 容量、速度和价格,1）容量(S)S=W*L*M W 存储器字长 L 每个存储体的字数 M 存储体的个数,5.1.2 存储器的层次结构,5.1.2 存储器的层次结构,2）速度(T)存取时间（Ta）：从接收读/写命令到

6、信息从存储器读出/写入所需的时间存储周期（TM)：连续两次启动同一存储器所需的最小时间间隔存储带宽(Bm)：存储器连续访问时，可提供信息的传送速率，即每秒传送的信息位数 Bm=w/TM,3）价格(C)每位价格 C=总价格/容量,三个参数之间的关系：存储器速度越快，每位价格就越高 存储器容量越大，存储器速度就越慢,组成存储系统的关键：把速度、容量和价格不同的多个物理存储器组织成一个存储系统，这个存储系统要求速度最快、存储容量最大、单位容量的价格最便宜。,5.1.2 存储器的层次结构,5.1.2 存储器的层次结构,存储层次结构,CPU,主机,本地,提高访存速度的措施,提高主存数据传输率的并行主存系

7、统 提高CPU访存速度的Cache主存层次 扩大用户编程逻辑空间的主存辅存层次,5.1.2 存储器的层次结构,存储访问的局部性原理,指程序在执行的过程中，对存储器中的内容的访问不是随机的，而是相对集中的时间局部性：最近访问的存储单元在不久的将来仍将被访问（如程序循环）空间局部性：下次访问的存储单元很可能就在刚刚访问的存储单元附近（程序中大部分指令都是顺序存储和顺序取出执行，数据是聚集存放：如向量、数组、树、表）,5.1.2 存储器的层次结构,5.1.2 存储器的层次结构,“Cache主存”层次（Cache存储系统）目的：弥补主存速度的不足,“主存辅存”层次（虚拟存储系统）目的：弥补主存容量的不

8、足,5.1.2 存储器的层次结构,存储层次,CPU对第二级的访问方式,比较项目,目的,存储管理实现,访问速度的比值(第一级和第二级),典型的块(页)大小,失效时CPU是否切换,“Cache 主存”层次,“主存辅存”层次,为了弥补主存速度的不足,为了弥补主存容量的不足,主要由专用硬件实现,主要由软件实现,几比一,几百比一,几十个字节,几百到几千个字节,可直接访问,均通过第一级,不切换,切换到其他进程,“Cache主存”与“主存辅存”层次的区别,5.1.2 存储器的层次结构,5.1.3 存储器分类,分类标准按存储器的存储介质分按存储器的存取方式分按存储器在计算机中的作用分,按存储器的存储介质分存储

9、介质特点两种稳定的物理状态方便地检测出属于哪种稳定状态状态之间容易相互转换半导体存储器（SCM）存储位元是由半导体器件组成的存储器 速度快，用作内存记忆原理：双稳态触发器、电容（静态、动态）按制造工艺分为双极型(TTL)半导体存储器MOS半导体存储器,5.1.3 存储器分类,按存储器的存储介质分磁表面存储器MSM用陶瓷、非磁性金属或塑料作载磁体，磁化后具有两种不同的剩磁状态记录信息“1”和“0”容量大，用作外存按载磁体形状的不同分为磁盘存储器磁带存储器磁鼓存储器,5.1.3 存储器分类,按存储器的存储介质分光盘存储器ODM用有机玻璃作载磁体，利用光学原理存储数据并用光学读写头来存取信息 可靠性

10、好，记录密度高，存储容量大且易于更换，光盘数据的保存时间比磁表面存储器的长,5.1.3 存储器分类,按存储器的存取方式分存取方式：访问存储单元的方法两个名词术语存储位元：记录（存储）一位二进制信息的存储介质区域或存储元器件存储单元：存储一个机器字或一个字节，且具有唯一地址的存储场所例：某存储器为164位表示：16个存储单元、每个存储单元有4个存储位元,5.1.3 存储器分类,按存储器的存取方式分随机访问存储器（RAM）存储器的任意单元都可随时读出或写入且访问所需时间都是相同的，速度快(ns级)访问时间与存储单元所处的物理位置无关只读存储器（ROM）正常工作时只读，能随机读出，不能随机写入MRO

11、M：只读PROM：一次写可多次改写ROM：EPROM、E2PROM,5.1.3 存储器分类,5.1.3 存储器分类,按存储器的存取方式分按内容访问存储器（CAM）：相联存储器除随机存储外，还具有比较功能速度快(ns级)，价格高,按存储器的存储方式分顺序存储器（SAS）信息以文件形式组织，一个文件包含若干个数据块，一个数据块包含若干字节存储时以数据块为单位存储，数据的存取时间与数据所处的物理位置关系极大，速度慢(s级)容量大、成本低，用作后援外存。例：磁带直接存取存储器DAS/DAM：RAMSAS信息的组织同SAS，介于随机和顺序存取之间对信息的存储分两步：先随机查找数据区域，然后再顺序存取，速

12、度慢(ms级)。例：磁盘,5.1.3 存储器分类,按存储器在计算机中的作用分高速缓冲存储器(Cache)存放当前正在执行程序的部分程序段或数据，位于主存和CPU之间速度O(ns)、容量O(KB)主存储器存放当前机器中所有处于活动状态的程序和相关数据能与CPU直接交换信息 速度O(ns)、容量O(MB),5.1.3 存储器分类,按存储器在计算机中的作用分辅助存储器存放需要长期保存但当前暂时不用的程序和数据 不能由CPU的指令直接访问，必须通过专门的程序或专门的通道把所需的信息与主存进行成批交换，调入主存后才能使用联机：速度O(ms)、容量O(GB)O(TB)脱机：速度O(s)、容量O(海量),5

13、.1.3 存储器分类,磁盘 磁带 光盘,高速缓冲存储器（Cache）,存储器,存储器分类小结,5.1.3 存储器分类,5.2 主存储器,主存储器的基本组成及操作过程随机访问存储器RAMRAM存储芯片只读存储器ROM,5.2.1 概述,1.主存储器的基本组成,存储体亦称存储矩阵MM，是存储器的核心组成：由存储单元构成功能：信息驻在地，即存储信息的基体选址系统组成：MAR、地址译码器、地址驱动器功能：寻址并驱动相应存储单元以实现读写,5.2.1 概述,读写系统组成：MBR，写入线路，读出线路功能：实现读出、写入，或者重写(破坏性读出）时序控制电路组成：控制触发器，门电路，延迟线功能：产生主存储器所

14、需的一系列控制信号,5.2.1 概述,读操作过程送地址控制器通过CPU内部地址总线将地址送MAR发读命令控制器通过CPU内部控制总线将“读存储器”信号R送主存储器的时序控制电路从存储器读出数据时序控制电路依信号R产生一系列存储器的内部控制信号。MAR中的地址经地址译码器选中并驱动存储矩阵中的某一个存储单元，读出该单元中所有存储位元的信息，送MBR,5.2.1 概述,写操作过程送地址控制器通过CPU内部地址总线将地址送MAR送数据将要写入存储矩阵信息经CPU内部数据总线送MBR 发写命令控制器通过CPU内部控制总线将“写存储器”信号W送主存储器的时序控制电路将数据写入存储器时序控制电路依信号W产

15、生一系列存储器的内部控制信号。MAR中的地址经地址译码器选中并驱动存储矩阵中的某一存储单元，将MBR中的数据写入被选中存储单元的各存储位元中,5.2.1 概述,高位字节 地址为字地址,低位字节 地址为字地址,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,2主存储器中的数据组织,224=16 M,8 M,4 M,IBM370,PDP-11,5.2.1 概述,2主存储器中的数据组织,字地址 为 低字节 地址,字地址 为 高字节 地址,小端法Little Endian,大端法Big Endian,例：数据0 x4365A47F存放在存储器的

16、0 x1000 x103,0 x103 0 x102 0 x101 0 x100,0 x103 0 x102 0 x101 0 x100,Intel x86,IBM power PC,5.2.1 概述,2主存储器中的数据组织,地址（十进制）,例:边界对准,2主存储器中的数据组织,5.2.1 概述,2)存储速度,3主存储器的主要技术指标,1)存储容量,主存 存放二进制位（bit）数的总和,读出时间 写入时间,存储器的 访问时间,读周期 写周期,存储周期 存取时间,5.2.1 概述,存储容量 存储单元个数 存储字长/8,3主存储器的主要技术指标,3)存储器的带宽,单位时间内传输的最大数据量（位/秒

17、）,例：存取周期 为400ns，每个存储周期 可访问32位数据，则带宽为321109/400=80M位/秒,5.2.1 概述,衡量数据传输速率的重要技术指标 改善机器性能的一个关键因素,4主存储器的选址方式如何找到存储单元？选址是关键部件译码方法直接影响到存储器的组织与结构选址方法线选法二维存储矩阵重合法三维存储矩阵,5.2.1 概述,4主存储器的选址方式 1)线选法,基本特征每根位线与同一位的所有存储位元连接每根字线仅与同一存储单元的所有存储位元连接,5.2.1 概述,4主存储器的选址方式2)重合法,0,0,基本特征将部分译码功能移到存储矩阵内部,两种选址方法比较线选法的选择线较多，重合法的

18、选择线相对较少线选法需要一次译码，重合法需要两次译码线选法适合于容量较小的存储器，重合法适用于容量较大的存储器线选法的负载轻(字线上的负载为字长个位元)，对位元电路、驱动器要求都不高，速度快重合法每个存储单元需要的控制信号增加，字线上的负载较大，需要增加选择线的负载驱动能力。对位元电路、驱动器要求较高，速度较慢,5.2.1 概述,存储芯片片选线的作用用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,5.2.1 概述,小结,存储器概述基本概念计算机的存储层次结构提高访存速度的Cache主存层次扩大存储容量的主存辅存层次存储器分类主存储器基本组成及读写过程主存储器中的数据组织主要技

19、术指标选址方式,第五章 存储器,第5.2节 主存储器,本讲简要说明,目的与要求：了解随机访问存储器RAM的存储原理以及读写过程，了解半导体只读存储器ROM的存储原理以及读写过程，知道半导体存储器的连接授课重点：从存储位元 存储芯片 存储器的渐近层次，讲解随机访问存储器RAM和只读存储器ROM的存储原理以及读写过程；重点讲解半导体存储器的连接授课难点：如何理解半导体存储器的连接阅读章节：第5.2节的其余部分作业安排：P203 5.11、5.13、5.14,主要内容,主存储器的基本组成及操作过程随机访问存储器RAMRAM存储芯片只读存储器ROM,存储矩阵由若干存储单元构成每个存储单元由多个存储位元

20、构成一个存储单元对应唯一的物理地址一个存储单元包含的存储位元个数是字节的整数倍，称为计算机的字长,5.2.2 随机存取存储器RAM,半导体RAM存储位元电路记忆原理触发器：互补的两个状态电容：充放电晶体管：导通与截止存储位元电路与存储器存储位元 存储单元 存储矩阵 存储芯片(译码、驱动、读/写电路)存储模块(内存条)存储器,5.2.2 随机存取存储器RAM,按工作状态与存储原理的不同分为静态RAM动态RAM,5.2.2 随机存取存储器RAM,1）SRAM的基本单元电路当没有外界信号作用时，可长久保持其稳定状态MOS静态存储位 元电路静态 互补位元电路由六个MOS管组 成的触发器构成,1静态RA

21、M,5.2.2 随机存取存储器RAM,2）SRAM的读写过程,T1 T2 T3 T4,静态 RAM存储位元电路的 读 操作,静态 RAM存储位元电路的 写 操作,T1 T2 T3 T4,2）SRAM的读写过程,优点存取速度快依触发器的工作特性存储信息，属非破坏性读出只要供电，信息能长久保持，不需刷新缺点功耗较大，尤其是双极型存储位元电路所用元器件多，集成度低，成本较高,3）SRAM的特性,5.2.2 随机存取存储器RAM,SRAM存储芯片的特性 通常塑料封装地址引脚不复用：芯片需多少位地址码，则有多少个地址引脚 数据引脚复用：一位数据仅需要1个引脚，该引脚既作数据输入又作数据输出用，此时，芯片

22、必须加输出使能端引脚 或 注意：当芯片字位结构为一位结构时，数据引脚不复用，原因是复用仍须加输出使能端引脚 或，并 未减少总的引脚个数，且使芯片内部结构复杂,4）SRAM的典型芯片举例,5.2.2 随机存取存储器RAM,Intel 2114 外特性基本单元电路由六个MOS管组成,存储容量1K4位,4）SRAM的典型芯片举例,5.2.2 随机存取存储器RAM,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩

23、阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,Intel 2114 RAM 矩阵(64 64)读,2动态RAM,1）DRAM的基本单元电路利用MOS晶体管极电容(或MOS电容)上充积的电荷来存储信息刷新由于有漏电阻存在，电容上的电荷不能长久保存，需要周期性地对电容进行充电，以补充泄漏的电荷动态存储位元电路克服了静态存储位元电路的缺点，使MOS器件的优点更得以发挥,5.2.2 随机存取存储器RAM,1）DRAM的基本单元电路,读出时数据线有电流 为“1”,写入时CS充电 为“1”、放电 为“0”,T,无电流,有电流,单

24、管式,2动态RAM,5.2.2 随机存取存储器RAM,2）DRAM的读写过程保持电容上是否有电荷来表示存储的信息由于T漏电不能长久保存信息，需要刷新写入W选通打开T，电荷充/放电W 结束T关闭，写入的信息以电荷形式保存在电容上读出预充电，W选通打开T，放大D上的信号W 结束T关闭，破坏原信号，需要恢复（刷新）对数据线D预充电的原因提高读出的灵敏度，避免对“1”的读出时间过长,5.2.2 随机存取存储器RAM,3）DRAM的特性破坏性读出，读后需恢复信息需对D预充电，故速度较慢相对静态存储位元电路功耗小（简单）集成度高,5.2.2 随机存取存储器RAM,4)DRAM的刷新按一定时间间隔为记忆电容

25、补充电荷的过程刷新的原因DRAM存储位元的特点：靠电容上的电荷存储效应记忆信息，MOS电阻存在(10121015)，会泄漏电荷虽然读写操作可恢复单元的电荷，但由于读写操作是随机的，不能保证所有位元在规定的时间间隔内都有这种充电的机会，所以必须设置专门的刷新机构,5.2.2 随机存取存储器RAM,4)DRAM的刷新DRAM刷新的有关参数a)信息保持时间Tref从信息以电荷形式存入电容起，到电荷经过一段时间泄漏，读放仍能鉴别出原存信息止的时间b)刷新周期Trc（refresh cycle）对同一存储位元连续两次刷新，仍能保证鉴别出原存信息的最大允许间隔时间。亦称为刷新间隔时间Tri（refresh

26、 interval）（TrcTref）在Trc时间内，应刷新存储芯片中的所有存储位在DRAM芯片的主要性能参数中，都给出Trc。通常为2ms、4ms、8ms或64ms,5.2.2 随机存取存储器RAM,4)DRAM的刷新DRAM刷新的有关参数c)刷新操作周期Troc(refresh operating cycle)刷新一行存储位元即一次刷新操作所需时间。通常和存储周期tRC(tWC)相同存储器的刷新和存储矩阵的组织有关DRAM存储芯片因容量大，大都采用重合法三维存储矩阵，二维(字线)用于选址，一维(位线)用于读写一般实现方法是：周而复始地选取存储矩阵的各行进行刷新，同时刷新同一行的所有存储单元

27、，且在刷新周期内选取完存储矩阵的所有行,5.2.2 随机存取存储器RAM,4)DRAM的刷新DRAM刷新的有关参数d)刷新操作周期数Nr（number of refresh operating cycle）DRAM芯片的3个重要参数：刷新周期、刷新操作周期、刷新操作周期数存储芯片所有位元刷新一遍所需的刷新操作周期个数。它与芯片的内部结构有关如：DRAM存储芯片MCM4027，其字位结构为4K1位，存储矩阵为64行64列，因每次刷新操作刷新存储矩阵的一行。故，每次刷新64个存储位，需刷新操作周期数Nr=64,5.2.2 随机存取存储器RAM,4)DRAM的刷新以存储芯片MCM511000A为例说

28、明刷新方法DRAM的3个重要参数刷新周期Trc：8ms刷新操作周期Troc：160ns；与存储周期相同。则1个刷新周期包含50000个存储周期刷新操作周期数Nr：512（存储矩阵行数），即512个Troc完成整个芯片1M1位的刷新，每个Troc刷新2048个存储位元,5.2.2 随机存取存储器RAM,刷新方法 a)集中式刷新亦称批刷新，即从刷新周期Trc中抽出最后512个访存周期作为刷新操作周期集中进行刷新8ms包含50000个访存周期:前49488用于访存,后512用于刷新。刷新操作周期所占比例:512/50000=1.024%,5.2.2 随机存取存储器RAM,刷新方法 a)集中式刷新缺点

29、：集中式刷新使98.976%的时间用于访存，这期间存储器的效能得以充分发挥，但有1.024%的时间，即在8ms中有81.92s不允许访存，CPU要处于等待状态，影响了计算机的工作效率优点：控制逻辑简单，设计容易实现,5.2.2 随机存取存储器RAM,刷新方法 b)分布式刷新把集中到一起的512个刷新操作周期分散开，即把8ms按存储位元的行数（即行地址译码线数）分成512等分，每等分的最后一个访存周期用作刷新操作周期，以完成一行存储位元的刷新，其余时间则用于访存,5.2.2 随机存取存储器RAM,刷新方法 b)分布式刷新缺点：控制逻辑复杂，设计不易实现优点：提高了计算机的工作效率虽然刷新所占时间

30、比例与集中式相同，但每次只刷新一行存储位元，仅占一个访存周期，时间很短，此时遇到CPU正好不访存（执行与存储器无关的工作）的可能性非常大，这样就提高了计算机的工作效率,5.2.2 随机存取存储器RAM,刷新方法 c)透明式刷新设一个系统的访存周期是存储器实际访存周期的两倍，并令系统访存周期的前半周期用于访存，后半周期用于刷新，这样512个系统访存周期即完成整个芯片的刷新,5.2.2 随机存取存储器RAM,刷新方法 c)透明式刷新优点：控制简单、设计容易，不需增加多少器材缺点：存储器的效能仅利用50，仅用于低速系统,5.2.2 随机存取存储器RAM,DRAM存储芯片的特性 通常塑料封装 地址引脚

31、复用：芯片需多少位地址码，则地址引脚个数为地址码位数的1/2上取整，同时需加两个控制引脚 和 数据引脚复用：一位数据仅需要1个引脚，该引脚即作数据输入又作数据输出用，此时必须加输出使能端引脚 或 注意：当芯片字位结构为一位结构时，数据引脚不复用，原因同SRAM,5）DRAM的典型芯片举例,5.2.2 随机存取存储器RAM,Intel 2164 外特性基本单元电路由单个MOS管组成,存储容量64K1位,5）DRAM的典型芯片举例,5.2.2 随机存取存储器RAM,6）SRAM和DRAM的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,5.2.2 随机存取存储器RAM,5.2.3 半导体

32、只读存储器ROM,ROM：Read Only Memory RAM：按地址寻址，CPU以存储单元为单位，随机读写任一存储单元，读写时间相同且与单元所处物理位置无关 ROM：按地址寻址，CPU以存储单元为单位，只能随机读而不能随机写的存储器,特点速度比DRAM快，与SRAM相当可靠性高、集成度高、成本低非挥发性存储、非破坏性读出存储信息不可更改或更改麻烦,5.2.3 半导体只读存储器ROM,应用场合 常数存储器倒数、函数值、汉字库、字符库等 代码转换器（各设备间）代码转换表、键盘位置码与键的代码转换表 游戏卡 控制存储器CM（PROM）BIOS,可多次改写,注意:上述三种应用通常由MROM实现,

33、5.2.3 半导体只读存储器ROM,ROM分类固定掩膜MROM 只能读，不能修改一次可改写的PROM只能修改一次，修改后只读可多次改写的ROM可多次擦除、多次改写，改写之前要先擦除光擦除电可编程只读存储器，亦称UV EPROM 电擦除电可编程只读存储器E2PROM块擦除电可编程的快擦写存储器FM,5.2.3 半导体只读存储器ROM,1.固定掩膜ROM(Fixed Mask ROM:MROM)MROM 依用户要求，由厂家按确定工序，用是否制造元器件的方法，实现信息写入。制造完成后，不能再改变的只读存储器 MROM的特点结构简单、集成度高、价格便宜宜于标准化和大批量生产 使用不灵活、一经生产为成品

34、，则无法修改读出时间：10500ns最大集成度：32Mb/片,5.2.3 半导体只读存储器ROM,2.可编程ROM(Programmable ROM:PROM）PROM的特点熔断丝型的PROM为主流可根据需要编程一次，但熔断丝熔断后信息不能改变，PROM原则上无法修改集成度（512kB），取数时间(几几十ns)对改写电流和工作电流有一定的要求,注意：PROM既按地址又按位寻址，编程时是按位编程且须脱机编程，通常用编程器实现编程,5.2.3 半导体只读存储器ROM,3.可擦除可编程ROM（Erasable Programmable ROM:EPROM）EPROM的缺点 不能在线擦除和编程 不对单

35、个存储单元擦除，仅以片为单位擦除 芯片封装麻烦，需留透明石英窗口以便紫外线擦除 编程后，还须用不透明物体覆盖石英窗口，以免芯片存储的信息由于光照局部被擦除 EPROM优点 因存储位元为单管，故集成度高，功耗小 耐久性好(常温下保持时间：100年；125：10年）,5.2.3 半导体只读存储器ROM,4.电可擦除可编程ROM(Electrically Erasable Programmable ROM:EEPROM)优点 可在线擦除和编程，可单地址擦除和编程 不需留擦除用的石英窗口，芯片封装容易 编程可达105次，信息保持时间10年以上 缺点 集成度变低，同容量的EEPROM比SIMOS EPR

36、OM大10倍 编程和擦除功耗都较大,5.2.3 半导体只读存储器ROM,5.2.3 半导体只读存储器ROM,5典型芯片举例1）EPROM 2764,存储容量8K8位,GND,5.2.3 半导体只读存储器ROM,5典型芯片举例2）EEPROM 28C16,5.2.4 半导体存储器的连接,存储容量的扩展将若干个存储器芯片按照一定的规则组合在一起形成容量足够大的存储器，称为存储容量的扩展 位扩展存储芯片(mkn位/片)构成存储器(mkN位)字扩展存储芯片(mkn位/片)构成存储器(Mkn位)字位同时扩展存储芯片(mkn位)构成存储器(MkN位)注意：m M；n N,1)位扩展存储芯片(mkn位/片)

37、构成存储器(mkN位)特点：存储单元个数不变，字长加长；即芯片地址码位数与存储器的地址码位数相同，每个存储单元中所含存储位元数增加。给出地址后，所有芯片均工作需存储芯片数：N/n片例：由16K8位的芯片组装成16K32位存储器需要：32/84（片）芯片间各端点（引脚）如何连接地址端，-CS、-WE、-OE端（若有）：分别并接数据输入、输出端：各位单独引出,5.2.4 半导体存储器的连接,1)位扩展（注意信号线的连接）,5.2.4 半导体存储器的连接,WE,2)字扩展存储芯片(mkn位/片)构成存储器(Mkn位)特点：存储单元个数增加，字长不变；即芯片地址码位数小于存储器的地址码位数，芯片和存储

38、器二者的存储单元中所含位元数相同。给出地址后，选中芯片工作需存储芯片数：M/m例：由32K8位的芯片组装成128K8位存储器需要：128K/32K4（片）芯片间各端点如何连接A、-WE、-OE(若有)、数据输入输出端：分别并接-CS：单独引出。与增加的高位地址码（存储器地址码位数减芯片的地址码位数）的译码结果连接,5.2.4 半导体存储器的连接,5.2.4 半导体存储器的连接,2)字扩展（注意信号线的连接）,3)字、位同时扩展 存储芯片(mkn位)构成存储器(MkN位)特点：存储单元个数，字长同时增加，即存储器地址码位数多于芯片地址码位数，存储器存储单元中位元数大于芯片存储单元中位元数。给出地

39、址，同行芯片工作需芯片数：M/m N/n例：由16K4位的芯片组装成128K32位存储器需要：128K/16K 32/48864（片）芯片间各端点的连接A、-WE、-OE(若有)：分别并接-CS：位向(同行)并接，字向(不同行)独立引出D、Q：字向(同列)并接，位向(不同列)独立引出,5.2.4 半导体存储器的连接,3)字、位同时扩展,5.2.4 半导体存储器的连接,5.2.4 半导体存储器的连接,2存储器与CPU的连接,5.2.4 半导体存储器的连接,1）数据总线的连接存储器的数据线数要和CPU的数据线数保持一致 2）地址总线的连接将CPU地址线的低位与存储芯片的地址线相连，CPU地址线的高

40、位根据系统要求可用作存储芯片的字扩展，也可用作片选信号等3）控制线的连接存储器的控制线一般分为片选信号线、读/写命令线等 CPU的读/写控制线可直接与存储器的读/写命令线相连(高电平表示读，低电平表示写)存储芯片的片选信号通常需要CPU的访存控制信号和CPU的高位地址线通过一些逻辑电路共同形成,5.2.4 半导体存储器的连接,4）合理选择存储芯片CPU一般将不同类型的数据存放在不同类型的存储器中 一般选用ROM类型的芯片存放系统程序、标准子程序和各类常数等，用RAM类型的芯片存放用户程序等,例：设一个8位CPU有16根地址线，使用MREQ作访存控制信号（低电平有效），WR作读/写控制信号（高电

41、平为读，低电平为写）。其中0000H07FFH为系统程序区，选用一个2K8位的ROM芯片，0800H0FFFH为用户程序区，选用一个2K8位的RAM芯片，要求画出CPU与存储器的连接图。可以根据需要选择适当的门电路和译码器。,5.2.4 半导体存储器的连接,5.2.4 半导体存储器的连接,1)确定数据线的连接 只需要将它们的数据线对应并接即可 2)确定存储芯片地址线的连接将两个芯片的11根地址线A10A0分别与CPU的低11根地址线A10A0对应连接 3)确定控制线的连接 CPU的读写控制信号直接与RAM芯片的读/写命令线相连，ROM的数据是单向读出的，不使用读/写命令线,5.2.4 半导体存

42、储器的连接,3)确定控制线的连接确定片选信号下面来考虑片选信号的形成。由于CPU的低11根地址线A10A0已与存储芯片的地址线相连，这里只需要考虑高5位地址线A15A11的连接问题。先将题目中给出的两个十六进制的地址范围转换成二进制地址范围，分析其特点,A10 A0 接 2K 8位 ROM 的地址线,A10 A0 接 2K 8位 RAM 的地址线,系统程序区,5.2.4 半导体存储器的连接,G,B,A,MREQ,A15,A14,A13,A12,A11,A10,A0,D7,.,D0,WR,4）画出CPU 与存储器的连接图,&,CPU,LS139,小结,随机访问存储器RAM静态RAM、动态RAM的

43、存储原理及读写过程动态RAM的刷新只读存储器ROM固定掩膜MROM、可编程PROM、可擦除可编程EPROM、电可擦除可编程EEPROM半导体存储器的连接RAM、ROM存储芯片在计算机中的连接,第五章 存储器,第5.3节 高速缓冲存储器,本讲简要说明,目的与要求：了解Cache在存储器的层次结构中的作用以及 Cache的工作原理，理解Cache 主存地址映射，了解Cache的替换策略、Cache的组织与性能授课重点：Cache的工作原理、Cache 主存地址映射、Cache的替换策略和Cache的组织与性能授课难点：Cache 主存地址映射阅读章节：第5.3节作业安排：P203 5.1、5.15

44、,主要内容,Cache的工作原理Cache 主存地址映射 Cache的替换策略Cache的组织与性能,5.3.1 Cache的工作原理,Cache在存储层次结构中的作用计算机系统的性能受限于CPU较快的处理速度和主存储器较慢的访问速度之间的差距 Cache是为加速主存储器的目的而设计的基本思想是把CPU最近最可能用到的少量信息从主存复制到Cache，当CPU下次再用这些信息时，不必访问慢速的主存，直接从快速的Cache中得到,5.3.1 Cache的工作原理,Cache存在的问题到底有多大概率CPU从Cache中得到原本应该到主存中去取的信息研究涉及Cache容量的设置确定Cache存储单元与

45、主存的哪个存储单元是对应关系Cache与主存之间交换数据的单位量以及交换时刻,存储访问的局部性原理,当一道程序在计算机上运行时，多数存储器访问会在一个给定的时间间隔内仅仅指向少数存储位置时间局部性：当程序访问一个存储位置时，有很大可能性的是程序会在不久以后再次访问同一存储位置（如程序循环）空间局部性：程序倾向于访问离最近访问位置较近的存储器位置，其可能性多于访问较远的位置（通常程序中数据是聚集存放的：如向量、数组、树、表等）,5.3.1 Cache的工作原理,5.3.1 Cache的工作原理,Cache的基本结构存储机构保存数据，存取数据，一般用SRAM实现以Block（若干字）为单位地址机构

46、地址比较机制，地址转换机制，地址标识（Tag）一个Block具有一个Tag替换机制记录Block的使用情况替换策略,5.3.1 Cache的工作原理,Cache的基本结构,一个主存字块与Cache的字块大小相同,5.3.1 Cache的工作原理,Cache的有关术语数据块（Block）：Cache与主存的基本划分单位，也是主存与Cache一次交换数据的最小单位，由多个字节（字）组成，取决于主存一次读写操作所能完成的数据字节数标记（Tag）：地址标记，Cache每一Block具有一个唯一的标记，用来指明该Block中的数据属于主存中哪个数据Block的副本 组(Set)：若干块(Block)构成

47、一个组，地址比较一般能在组内各块间同时进行命中：CPU要访问的数据在Cache中失效：CPU要访问的数据不在Cache中,5.3.1 Cache的工作原理,Cache的逻辑结构,5.3.1 Cache的工作原理,Cache的工作原理,5.3.1 Cache的工作原理,Cache的读操作,5.3.1 Cache的工作原理,采用Cache技术提高计算机系统的性能，必须解决的两个问题 提高Cache的命中率，减少Cache与主存之间数据块替换的频率 保证Cache中数据与主存中数据的一致性,5.3.1 Cache的工作原理,Cache的命中率CPU在执行一个程序或执行程序中的一部分代码时，访问Cac

48、he命中的比率一般CPU读取Cache的命中率达到90%左右 影响CPU访问Cache命中的主要因素Cache的容量提高Cache的容量可能会提高其命中率，但相应的成本也会大大增加，需考虑选择合适的容量每次从主存调入Cache的数据块长度较大的数据块能够更好地利用程序中可能存在的空间局部性，帮助提高命中率,5.3.2 Cache 主存地址映射,Cache的通用结构 1)Cache的数据组织结构,5.3.2 Cache 主存地址映射,2)Cache的地址组织结构,5.3.2 Cache 主存地址映射,1.直接映射（Direct Mapping）映射关系：主存中的某一块 J 映射到Cache中的固

49、定块 K，K J Mod M(M是Cache包含的块数)主存中的每一块只能被放置到Cache中唯一的一个位置空间利用率最低，冲突概率最高，实现最简单,5.3.2 Cache 主存地址映射,直接映射的Cache组织,5.3.2 Cache 主存地址映射,1.直接映射主存的地址格式：,5.3.2 Cache 主存地址映射,直接映射举例存储系统的要求主存：16M Bytes Cache：64K BytesBlock：8 Bytes直接映射设计主存：2M Blocks,分成256个组，每个组8KBlocksCache：8K Blocks主存地址：24位，其中高8位组地址，中间13位为组内块地址，低3位

50、为块内地址Cache的Tag：8位,5.3.2 Cache 主存地址映射,直接映射高速缓存中的组选择示例,5.3.2 Cache 主存地址映射,Cache的数据块匹配和存储字选择示例,5.3.2 Cache 主存地址映射,2.全相联映射（Associative Mapping）主存中的某一Block可以映射到Cache中的任意一Blcok空间利用率最高，冲突概率最低，实现最复杂,5.3.2 Cache 主存地址映射,全相联映射的Cache组织,Block0,Block1,Blockn-1,Tag,Data,Tag,Offset,比较,Memory Address,Hit,CACHE,5.3.2