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1、2023/9/6,第四章 组合逻辑电路,1,2.八选一数据选择器,四、数据比较器,1.四位并行数据比较器7485,3.数据选择器的扩展,4.用数据选择器设计组合逻辑电路,2.数据比较器的应用举例,本次课的主要内容,三、数据选择器,2023/9/6,第四章 组合逻辑电路,2,六、奇偶校验器,2.74HC/54HC280,3.应用举例,1.奇偶校验电路,五、全加器,2.四位超前进位全加器,3.全加器的应用举例,1.四位串行进位全加器,2023/9/6,第四章 组合逻辑电路,3,2.八选一数据选择器,图 4.2.22(b)简化符号,A2A0：地址输入端；,D7D0：数据输入端；,Y：输出端；,三、数
2、据选择器,2023/9/6,第四章 组合逻辑电路,4,八选一MUX的功能表,2023/9/6,第四章 组合逻辑电路,5,八选一MUX的卡诺图,八选一MUX的逻辑表达式,图4.2.24(a),2023/9/6,第四章 组合逻辑电路,6,3.数据选择器的扩展,(1)四选一扩展为 八选一MUX,A2 A1 A0,0,1,(2)八选一扩展为 三十二选一MUX,A4 A3 A2 A1 A0,0 0,0 1,1 0,1 1,2023/9/6,第四章 组合逻辑电路,7,图 4.2.23(a)四选一扩展为八选一MUX,2023/9/6,第四章 组合逻辑电路,8,图 4.2.23(b)八选一扩展为三十二选一MU
3、X,2023/9/6,第四章 组合逻辑电路,9,4.用数据选择器设计组合逻辑电路,比较两卡诺图，若A、B、C分别接A2、A1、A0，,Y,F,再令D0=D1=D2=D3=D5=0，D4=D6=D7=1，则Y=F，相应的电路图如下所示：,例1：用74151设计函数。,2023/9/6,第四章 组合逻辑电路,10,图 4.2.25(a),2023/9/6,第四章 组合逻辑电路,11,若C、B、A分别接A2、A1、A0，则Y、F的卡诺图分别如下，,Y,F,再令D0=D2=D4=D5=D6=0，D1=D3=D7=1，则Y=F，相应的电路图如下所示：,2023/9/6,第四章 组合逻辑电路,12,图 4
4、.2.25(b),2023/9/6,第四章 组合逻辑电路,13,例2：用一片74153设计一个一位全加器。,解：1/2 74153和一位全加器 的卡诺图分别如下,Y,Ci,Si,2023/9/6,第四章 组合逻辑电路,14,Si,Si,降1维,2023/9/6,第四章 组合逻辑电路,15,Ci,Ci-1,0,Ci-1,1,2023/9/6,第四章 组合逻辑电路,16,图 4.2.27,2023/9/6,第四章 组合逻辑电路,17,解：这是一个四变量函数，对其一次降维后可用74151实现，两次降维后可用 74153实现。,用数据选择器设计组合逻辑电路的步骤：,(1)降维(可选）；,(2)将卡诺图
5、小格中的数据对应地赋值给数据 输入端；,(3)画逻辑图。,2023/9/6,第四章 组合逻辑电路,18,(a),1,D,0,1,0,1,C+D,C,图 4.2.28,2023/9/6,第四章 组合逻辑电路,19,将A、B、C 分别接74151的A2、A1、A0；A、B分别接 74153的A1、A0，然后与74151和 74153的卡诺图比较，得74151的数据输入端为：,2023/9/6,第四章 组合逻辑电路,20,74153 的数据输入端为：,电路如下所示。,2023/9/6,第四章 组合逻辑电路,21,图 4.2.28(c),2023/9/6,第四章 组合逻辑电路,22,图 4.2.12(
6、c),2023/9/6,第四章 组合逻辑电路,23,四、数据比较器,1.四位并行数据比较器7485,图 4.2.29(c)简化符号,A3A0、B3 B0：数码输入端；,(AB)i、(A=B)i、(AB)i：级联输入端；,FAB、FA=B、FAB：比较结果输出端；,2023/9/6,第四章 组合逻辑电路,24,表 4.2.10 4位数值比较器7485功能表,2023/9/6,第四章 组合逻辑电路,25,续表,2023/9/6,第四章 组合逻辑电路,26,(1)串联方式,2.数据比较器的应用举例,图 4.2.30,(2)并联方式,2023/9/6,第四章 组合逻辑电路,27,图,2023/9/6,
7、第四章 组合逻辑电路,28,图,1.四位串行进位全加器,五、全加器,2023/9/6,第四章 组合逻辑电路,29,2.四位超前进位全加器,由于 Si=AiBiCi-1,Ci=AiBi+AiCi-1+BiCi-1,则 S0=A0B0CI=f0(A0,B0,CI),C0=A0B0+A0CI+B0CI=g0(A0,B0,CI),S1=A1B1C0=f0(A1,B1,C0),=f0(A1,B1,g0(A0,B0,CI),=f1(A1,B1,A0,B0,CI),2023/9/6,第四章 组合逻辑电路,30,C1=A1B1+A1C0+B1C0=g0(A1,B1,C0),=g1(A1,B1,A0,B0,CI
8、),S3=f3(A3,A2,A1,A0,B3,B2,B1,B0,CI),C3=g3(A3,A2,A1,A0,B3,B2,B1,B0,CI),由此可见，Si，Ci只与两个加数和CI有关，不需逐级计算C0，C1，C2算，因此工作速度可以提高很多。,2023/9/6,第四章 组合逻辑电路,31,3.全加器的应用举例,图 4.2.34(c)简化符号,2023/9/6,第四章 组合逻辑电路,32,当相加结果 S3 S2 S1 S0 为1010时，应进行修正。,解：当小数部分大于4时，整数部分应加1，即,A3A2A1A0,1,CO S3 S2 S1 S0,例 4.2.2 已知BCD码(A3A2A1A0.a
9、3a2a1a0)8421BCD，试设计一个电路将该数四舍五入。,2023/9/6,第四章 组合逻辑电路,33,1010,0110,0001 0000,非法码,加6修正,电路图如下所示：,因为1010不是(10)10的8421BCD码表示形式，正确结果应为0001 0000，所以：,2023/9/6,第四章 组合逻辑电路,34,图 4.2.35,2023/9/6,第四章 组合逻辑电路,35,六、奇偶校验器,在数字通信或计算机系统中，二进制信息的传输可能会出现差错（“1”变为“0”，或“0”变为“1”）。为了检验和纠正这种差错，常用的方法就是采用奇偶校验码。详见书本P94P96。,2023/9/6,第四章 组合逻辑电路,36,作业题,4.14(4),4.15(1),
