数字电子技术基础(第五版)第五章触发器.ppt

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1、第五章 触发器,内容介绍,本章介绍构成时序逻辑电路的最基本部件双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。,首先从组成各类触发器的基本部分SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。,本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。,触发器,重点：动作特点；描述方法；触发器特性表，特征方程;时序图 1、熟悉RS,JK,D,T触发器特性表，特征方程，触发条件，约束条件，异步置数和复位。2、画输出波形，列出驱动、状态、输出方程。3、了解门的传输延迟时

2、间,本章的内容,5.1 概述5.2 SR锁存器5.3 电平触发的触发器5.4 脉冲触发的触发器5.5 边沿触发的触发器5.6 触发器的逻辑功能及其描述方法*5.7 触发器的动态特性,1、什么是触发器，基本特点？2、何为触发器的“1”和“0”状态？3、触发器分类,5.1 概述,5.1 概述,能够存储1位二值信号的基本单元电路。,b.根据不同的输入信号可以置1或0.c.有两个互补输出端Q,和Q,触发器的特点：,1.触发器：,a.具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1,或二进制数的0和1;,2、何为触发器的“1”和“0”状态？“1”:Q=1,Q=0,5.1 概述,3.分类：,按触发方

3、式：电平触发器、脉冲触发器和边沿触发器,按结构：基本SR锁存器、同步SR触发器、主从触发器、维持阻塞触发器、边沿触发器等,按逻辑功能方式：SR锁存器、JK触发器、D触发器、T触发器、T触发器,根据存储数据的原理：静态触发器和动态触发器，晶态触发器是靠电路的自锁来存储数据的，动态触发器是靠电容存储电荷来存储数据的。,本章讲静态触发器，按照触发方式先介绍基本SR锁存器，再介绍电平触发的触发器、脉冲触发的触发器和边沿触发的触发器。,5.2 SR锁存器,SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。,一、电路结构与工作原理,1.由或非门构成：其电路及图形符号如图所

4、示。,图4.2.1,工作原理,5.2 SR锁存器,a.RD0，SD1,图4.2.1,Q0,SD1,Q1,b.RD1，SD0,Q0,RD1,Q 1,锁存器的1态,锁存器的0态,置位端或置1输入端,复位端或置0输入端,0,1,0,1,c.RD0，SD0,Q*0,Q*1,若Q0,图4.2.1,5.2 SR锁存器,Q-原态，Q*-新态,Q*1,Q*0,若Q1,Q*Q 保持原态,0,0,1,0,d.RD1，SD1,5.2 SR锁存器,图4.2.1,QQ=0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD0,1,1,1,0,其特性表如表所示,0,0,2.由

5、与非门构成：其电路及图形符号如图所示。,功能表如表所示,5.2 SR锁存器,二、动作特点,5.2 SR锁存器,在任何时刻，输入都能直接改变输出的状态。,例5.2.1 已知由与非门构成的SR锁存器输入端的波形，试画出输出端Q和Q 的波形,解：波形如图所示,图5.2.3,通常用虚线或阴影表示触发器处于不定状态。,置1,置0,不允许,不定,置1,设初态为0,A有0就置1,B有0就置0,利用基本RS触发器消除机械开关振动的影响（a）电路（b）电压波形,A有0就置1,B有0就置0,利用基本RS触发器消除机械开关振动的影响,S,R,5.3 电平触发的触发器,在数字系统中，常常要求某些触发器在同一时刻动作，

6、这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。,一、电路结构与工作原理,图所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。,基本SR锁存器,输入控制门,只有在CLK1时，SR才能起作用,二、工作原理,5.3 电平触发的触发器,1.CLK0,此时门G3和G4被封锁，输出为高电平。,0,对于由G1和G2构成的SR锁存器，触发器保持原态，即Q*=Q,1,1,2.CLK1,此时门G3和G4开启，触发器输出由S 和R决定。,a.S=0,R=0,1,0,0,1,1,Q*=Q,b.S=0,R=1,5.

7、3 电平触发的触发器,0,1,1,1,0,1,0,Q*=0,c.S=1,R=0,1,1,0,1,0,1,0,Q*=1,d.S=1,R=1,1,1,1,0,0,1,1,Q*=Q*=1(禁态）,其功能如表所示,5.3 电平触发的触发器,在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成预定状态，故实际的同步SR触发器设置了异步置位端S D和异步复位端R D，其电路及图形符号如图所示,5.3 电平触发的触发器,图5.3.2,当CLK0情况下，S D0，R D1，Q1；S D1，R D1，Q0。不用设置初态时，S DR D1,小圆圈表示低电平有效,无小圆圈表示高电平控制,三、电平触发方式的

8、动作特点：,在CLK1期间，S和R的信号都能通过引导门G3和G4门，从而引起SR锁存器的变化，从而使得触发器置成相应的状态；,5.3 电平触发的触发器,在CLK1的全部时间里S和R的变化都将引起触发器输出端状态的变化。,这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式,例5.3.1 对于同步SR触发器，电路、时钟及输入端波形如图所示，若Q 0，试画出Q和 Q 的波形。,5.3 电平触发的触发器,解：输出波形如图所示,例电路如图所示，已知S、R、RD和CLK的波形,且SD=1,试画出Q和Q 的波形。,5.3 电平触发的触发器,图5.3.4,解：其输出波形如图所示,5

9、.3 电平触发的触发器,由此例题可以看出，这种同步RS触发器在CLK1期间，输出状态随输入信号S、R的变化而多次翻转，即存在空翻现象，降低电路的抗干扰能力。而且实际应用中要求触发器在每个CLK信号作用期间状态只能改变一次。另外S和R的取值受到约束，即不能同时为1.,5.3 电平触发的触发器,为了适应单端输入信号的需要，有时将S通过反相器接到R上，如图所示，这就构成了电平触发的D触发器,图5.3.5,D触发器的真值表如表所示,此电路称为D锁存器，其图形符号如图所示，其特点是在CLK的有效电平期间输出状态始终跟随输入状态变化，即输出与输入状态相同。,图5.3.5,表,5.3 电平触发的触发器,5.

10、4 脉冲触发的触发器,为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。,一、电路结构与工作原理,脉冲触发的SR触发器是由两个同样的电平触发SR触发器组成,1.脉冲触发的SR触发器（主从SR触发器）（MasterSlave SR FlipFlop）：,典型电路结构形式如图所示。,5.4 脉冲触发的触发器,图5.4.2,由G5G8构成主触发器，由G1G4构成从触发器，它们通过时钟连在一起，CLK从CLK，其图形符号如图所示,工作原理:,5.4 脉冲触发的触发器,1.在CLK0时，主触发器保持状态不变，而从触发

11、器保持状态不变；,2.在CLK由0 1（上升沿），从触发器保持状态不变？,0,1,1,1,工作原理:,5.4 脉冲触发的触发器,3.在CLK1时，主触发器按S、R变化，而从触发器保持状态不变；,4.在CLK由1 0（下降沿），主触发器保持，从触发器随主触发器的状态翻转，故在CLK的一个周期内，触发器的输出状态之可能改变一次,1,0,1,0,1,0,1,0,主从SR触发器的特性表如表所示，和电平触发的SR触发器相同，只是CLK作用的时间不同,图5.4.2,5.4 脉冲触发的触发器,表5.4.1,表示延迟输出,特点：1.在一次CP作用期间，（从）触发器状态只翻转一次，但主触发器的状态在CP=1期间

12、仍会多次翻转2.注意特性表仅在CP=1时，S、R输入保持恒定不变时才成立，否则从触发器状态由CP下降沿到来时刻主触发器的状态（Q主）决定3.须满足约束条件SR=0,例5.4.1 图为主从型SR触发器输入信号波形，试画出输出端Q 和Q 的波形，设初态为“0”。,5.4 脉冲触发的触发器,图5.4.2,解：其输出波形如图所示,置1,主Q,置0,置1,同步触发器,置1,主Q,置0,置1,主从触发器,置1,从Q,注：主从RS触发器克服了同步RS触发器在CP1期间多次翻转的问题，但在CLK1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR0.,2 主从JK触发器：,为了使主

13、从SR触发器在SR1时也有确定的状态，则将输出端 Q 和 Q 反馈到输入端，这种触发器称为JK触发器（简称JK触发器）。实际上这对反馈线通常在制造集成电路时内部已接好。,5.4 脉冲触发的触发器,图5.4.5 为主从JK触发器电路及其图形符号,5.4 脉冲触发的触发器,工作原理：,5.4 脉冲触发的触发器,1,0,工作原理：,5.4 脉冲触发的触发器,1.JK0,0,0,主触发器保持原态，则触发器（从触发器）也保持原态。即,Q*Q,1,0,工作原理：,5.4 脉冲触发的触发器,2.J1，K0,1,0,主触发器：,Q*1,1,0,在CLK的,1,主Q*1,若Q0，Q1,若Q1，Q0,在CLK1时

14、，Q*主=1，Q主*=0,主Q*1,工作原理：,5.4 脉冲触发的触发器,3.JK1,1,1,主触发器：,Q*Q主,1,0,在CLK的,1,Q主*?,0,若Q0，Q1,若Q1，Q0,Q主*0,Q*=Q,Q主*1,J0，K1,0,1,若Q0，Q1,5.4 脉冲触发的触发器,S主0R主0,主触发器保持原态Q*主=Q主=0,在CLK的，从触发器也保持状态不变，即Q*=Q=0,若Q1，Q0,S主0R主1,在CLK1时，主触发器翻转为“0”，即Q*主=0,Q*=0,J1，K0,1,0,若Q0，Q1,5.4 脉冲触发的触发器,S主1R主0,在CLK1时，Q*主=1，Q主*=0,若Q1，Q0,S主0R主0,

15、Q*主=Q*主1,Q*=1,J1，K1,1,1,若Q0，Q1,5.4 脉冲触发的触发器,S主1，R主0,在CLK1时，主触发器翻转为“1”即 Q*主=1,若Q1，Q0,S主0R主1,在CLK1时，主触发器翻转为“0”，即 Q*主=0,Q*=Q,其功能表如表所示,5.4 脉冲触发的触发器,表5.4.2,注：在有些集成触发器中，输入端J和K不止一个，这些输入端是与的关系。如图为其逻辑符号图。,5.4 脉冲触发的触发器,二、脉冲触发方式的动作特点,1.分两步动作：第一步在CLK1时，主触发器受输入信号控制，从触发器保持原态；第二步在CLK到达后，从触发器按主触发器状态翻转，故触发器输出状态只能改变一

16、次；,2.主从JK触发器在CLK1期间，主触发器只可能翻转一次，因为收到反馈回来的输出端的影响，故在CLK1期间若输入发生变化时，要找出CLK 来到前的Q 状态，决定Q*,主从JK触发器:可去掉主从RS的约束条件，能够克服空翻现象，特点：1.在一次CP作用期间，（从）触发器状态只翻转一次；主触发器的状态在CP=1期间只有可能翻转一次（一次翻转现象，区别主从RS）2.注意特性表仅在CP=1时，J、K输入保持恒定不变时才成立，否则从触发器状态由CP下降沿到来时刻主触发器的状态Q决定,例5.4.2 如图所示的主从JK触发器电路中，已知CLK、J、K的波形如图所示，试画出输出端Q和 的波形。,解：输出

17、波形如图所示,5.4 脉冲触发的触发器,图5.4.7,例5.4.3 已知主从JK触发器的输入及时钟波形如图所示，试画出输出端Q和Q波形,5.4 脉冲触发的触发器,解：其输出波形如图所示,一次变化问题,例电路如图所示，触发器为主从型JK触发器，设其初态为0。试画出电路在CLK信号的作用下，Q、P1、P2的波形。,解：其输出波形如图所示,5.4 脉冲触发的触发器,5.4 脉冲触发的触发器,一次变化问题,干扰信号,问题：主从结构的触发器抗干扰能力仍然较差,触发器结构的演变,5.5 边沿触发器的电路结构与动作特点,为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到

18、达时刻的输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。,现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。,一、电路结构和工作原理,1、用两个电平触发D触发器组成的边沿触发器,5.5 边沿触发器的电路结构与动作特点,电路如图所示，其中FF1和FF2都是电平触发的D触发器，它们之间也是通过时钟相连。,图5.3.5,工作原理：,5.5 边沿触发器的电路结构与动作特点,当CLK0，触发器状态不变，FF1输出状态与D相同；,当CLK1，即，触发器FF1状态与前沿到来之前的D状态相同并保持（因

19、为CLK10）。而与此同时，FF2输出Q的状态被置成前沿到来之前的D的状态，而与其它时刻D的状态无关。,2.利用CMOS传输门的边沿触发器,电路如图所示,5.5 边沿触发器的电路结构与动作特点,图5.5.2,0,1,0,0,1,0,1,0,1,0,1,D,D,D,5.5 边沿触发器的电路结构与动作特点,图5.5.2,1,0,1,1,0,1,0,1,0,1,0,D,D,D,D,故这是一个上升沿触发的D触发器,5.5 边沿触发器的电路结构与动作特点,图5.5.2,其真值表如表所示,5.5 边沿触发器的电路结构与动作特点,为了实现异步置位和复位功能，则引入了SD和RD置位端和复位端，其电路如图所示，

20、其逻辑符号如图所示。当 SD1，RD0时，Q1（置位）；当 SD0，RD1时，Q0（复位）。正常工作加低电平,图5.5.4,表示CP为边沿触发方式,表示触发器靠CP上升沿触发,二、动作特点：,输出端状态的转换发生在CLK的上升沿到来时刻，而且触发器保存下来的状态仅仅决定CLK上升沿到达时的输入状态，而与此前后的状态无关,5.5 边沿触发器的电路结构与动作特点,CP下降沿后置D,表示触发器靠CP下降沿触发,例 试画出图所示电路的Q波形。设触发器初态为0,注：1.边沿触发器也有JK触发器，如利用传输时间的边沿触发器就是边沿JK触发器，它是在CLK的下降沿动作的。其逻辑符号和特性表如图所示。,2.边

21、沿触发器的共同动作特点是触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入的逻辑状态，故有效地提高了触发器的抗干扰能力。,5.5 边沿触发器的电路结构与动作特点,三、维持阻塞触发器*(自学）,维持阻塞触发器是另一种边沿触发器，其内部门电路主要为TTL电路。,维持阻塞结构的D触发器如图所示。,5.5 边沿触发器的电路结构与动作特点,1.电路结构及功能表：,功能表如表所示。,表5.5.2,5.5 边沿触发器的电路结构与动作特点,其中：,线为置1线；为置0维持线和置1阻塞线；置0阻塞线。,S D置位端，低电平有效；R D复位端，也是低电平有效。正常工作时接高电平,2.工作原理：,5.5 边沿触发

22、器的电路结构与动作特点,四、利用传输延迟时间的边沿触发器(不讲，自学）,5.5 边沿触发器的电路结构与动作特点,5.6 触发器的逻辑功能及其描述方法,5.6.1 触发器按逻辑功能的分类(时钟触发器）,一、SR触发器,按照逻辑功能触发器可分为SR触发器、JK触发器、D触发器、T 触发器和T 触发器,凡在时钟信号作用下，具有如表的功能的触发器称为SR触发器,表5.6.1,2.约束条件,1.定义：,5.6 触发器的逻辑功能及其描述方法,3.特性方程：,由特性表和约束条件画出输出端Q*的卡诺图为,表5.6.1,1,1,1,则可写出触发器输出端的方程为,SR触发器的特性方程,图被称为称为SR触发器的状态

23、转换图。,注：描述触发器逻辑功能的方法有特性表、特性方程和状态转换图。,4.状态转换图：,5.6 触发器的逻辑功能及其描述方法,将触发器的特性表用图形方式表现出来，即为状态转换图,图5.6.1,5.逻辑符号,5.6 触发器的逻辑功能及其描述方法,图为SR触发器的逻辑符号，图触发器在时钟脉冲的下降沿动作,图,二、JK触发器,1.定义：,凡在时钟信号作用下，具有如表的功能的触发器称为JK触发器,表5.6.2,图,2.特性方程：,由特性表可得输出端卡诺图为,5.6 触发器的逻辑功能及其描述方法,表5.6.2,1,1,1,1,特性方程为,3.状态转换图：,5.6 触发器的逻辑功能及其描述方法,由特性表

24、可得状态转换图如图所示,图5.6.3,表5.6.2,4.逻辑符号：,逻辑符号如图所示，主从结构的触发器是在时钟的下降沿动作,图,5.6 触发器的逻辑功能及其描述方法,三、T 触发器,2.特性方程：,5.6 触发器的逻辑功能及其描述方法,凡在时钟信号作用下，具有表所示功能的触发器称为T 触发器,1.定义：,由特性表可得,其逻辑符号如图所示，为边沿触发器，时钟下降沿触发,5.6 触发器的逻辑功能及其描述方法,3.状态转换图：,由特性表可得状态转换图如图所示,图5.6.5,4.逻辑符号：,图5.6.6,四、D触发器,5.6 触发器的逻辑功能及其描述方法,2.特性方程：,凡在时钟信号作用下，具有表所示

25、功能的触发器称为T 触发器,1.定义：,由特性表可得,3.状态转换图：,其逻辑符号如图所示，为边沿触发器，时钟上升沿触发,5.6 触发器的逻辑功能及其描述方法,由特性表可得状态转换图如图所示,4.逻辑符号：,图5.6.7,例5.6.1 利用JK触发器构成D触发器和T触发器。,解：三个触发器的状态方程为,其电路如图所示,5.6 触发器的逻辑功能及其描述方法,D触发器转换成JK触发器,D触发器的特征方程为,对照公式,令,(5-7),(5-8),JK触发器的特征方程,D触发器转换成T触发器,D触发器的特征方程为,对照公式,令,T触发器的特征方程,5.6.2 触发器的电路结构和逻辑功能、触发方式的关系

26、,5.6 触发器的逻辑功能及其描述方法,一、电路结构和逻辑功能,触发器的电路结构和逻辑功能之间不存在固定的对应关系,如SR触发器可以是电平触发的同步结构，也有脉冲触发的主从结构,同步SR触发器,主从结构的SR触发器,5.6 触发器的逻辑功能及其描述方法,同样的JK触发器有主从结构的和维持阻塞结构的,二、电路结构和触发方式,5.6 触发器的逻辑功能及其描述方法,触发器的触发方式是由电路结构决定的，即电路结构形式与触发方式之间有固定的对应关系,如同步SR触发器属于电平触发，在CLK1触发器动作,采用主从结构的触发器，属于脉冲触发方式，是在CLK的下降沿（）触发器随输入动作如主从SR触发器和主从JK

27、触发器,5.6 触发器的逻辑功能及其描述方法,主从JK 触发器：,5.6 触发器的逻辑功能及其描述方法,采用两个电平触发D触发器构成的触发器、维持阻塞结构的触发器以及利用门传输延迟时间构成的触发器都属于边沿触发方式,5.6 触发器的逻辑功能及其描述方法,如维持阻塞D触发器属于上升沿触发,边沿JK 触发器,5.6 触发器的逻辑功能及其描述方法,画图时的注意事项：,1、列触发器驱动方程,状态方程，输出方程，异步置0/1端,CP端表达式。2、初始状态，检查异步置0/1端（在以下的各步中随时检查）。3、特性方程（状态方程）只在时钟条件满足时成立，否则触发器保持原状态不变。,4*、主从结构（RS，JK）

28、，1）.若输入在CP=1时多次翻转，则从触发器的状态由下降沿时的主触发器状态决定。主从RS，主触发器状态可随RS的变化而多次翻转；主从JK，主触发器状态随JK的变化只会翻转一次。2）.有异步置0（复位）/置1时，主、从触发器同时复位/置1。,5、边沿触发器，注意触发器的延迟时间。当时钟上升/下降沿到来时，输入是跳变的，则触发器的状态由时钟上升/下降沿到来之前的稳定的输入所决定。,例 试画出图(a)所示电路的Q1和Q2的波形。设各触发器初态为0,解：,D1=Q1 D2=Q1 Q1*=D1(A)Q2*=D2=Q1(CLK)R1D=Q2,解：,D1=Q1,D2=Q1,Q1*=D1(A),Q2*=D2

29、=Q1(CLK)R1D=Q2,1,J,C1,1,K,A,CP,Q,Q,1,&,1,&,B,例，写出次态表达式，画出给定信号下的波形，触发器初态Q=0,代入,B=0,B=1,5.7*触发器的动态特性（自学）,目前市场上出售的集成触发器产品通常为JK触发器和D触发器两种类型。,5.8 集成触发器及其应用,常用集成触发器,集成JK触发器,图5-25 集成JK触发器74LS112(a)外引脚图(b)逻辑符号,返回,常用的有74LS112、CC4027等。,74LS112为负边沿触发的双JK触发器。SD、RD分别为异步置1端和异步置0端，均为低电平有效。,1.74LS112的外引脚图和逻辑符号,2.逻辑

30、功能,表5-13 74LS112的功能表,3.时序图,图5-26 74LS112的时序图,置0,置1,置1,置0,集成D触发器,图5-27 双D触发器74LS74(a)外引脚图(b)逻辑符号,返回,1.双D触发器74LS74外引脚图和逻辑符号,2.逻辑功能,表5-14 双D触发器74LS74的功能表,触发方式为CP上升沿触发。,低电平有效的异步置0端和异步置1端,3.时序图,图5-28 74LS74的时序图,置0,置D,置1,单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。,集成触发器的应用举例,图5-29 74LS112的应用电路,返回,1.74LS112的应用实例,用

31、触发器FF1构成无抖动开关，S为按钮开关。,触发器FF2接成计数形式，每按一次按钮S，相当于为触发器F2提供一个时钟脉冲下降沿。,Q2端经三极管VT驱动继电器KA，利用KA的触点转换即可通断其它电路。,图5-30 同步单脉冲发生电路（a）电路图（b）工作波形,2.74LS74的应用实例,图5-30 同步单脉冲发生电路（a）电路图（b）工作波形,2.74LS74的应用实例,同步单脉冲发生电路。该电路借助于CP产生两个起始不一致的脉冲，再由一个与非门来选通，便组成一个同步单脉冲发生电路。,从波形图可以看出，电路产生的单脉冲与CP脉冲严格同步，且脉冲宽度等于CP脉冲的一个周期。电路的正常工作与开关S

32、的机械触点产生的毛刺无关，因此，可以应用于设备的起动，或系统的调试与检测。,1.触发器是具有记忆功能的的逻辑电路，每个触发器能存储一位二进制数据。2.按照逻辑电路结构的不同，可以把触发器分为基本RS触发器、同步RS触发器、主从触发器和边沿触发器。按照触发方式不同，可以把触发器分为异步电平触发、同步电平触发、主从触发、边沿触发。按照逻辑功能不同，可以把触发器分为RS触发器、JK触发器、D触发器、T触发器和T触发器。,本章小结,返回,3.RS触发器具有约束条件。T 触发器和D触发器比较简单。T触发器是一种计数型触发器。JK触发器是多功能触发器，它可以方便地构成D触发器、T触发器和T触发器。4.描述

33、触发器逻辑功能的方法有功能表、状态转换表、特性方程、状态转换图和时序图。5.集成触发器产品通常为D触发器和JK触发器。在选用集成触发器时，不仅要知道它的逻辑功能，还必须知道它的触发方式，只有这样，才能正确的使用好触发器。,逻辑符号“”表示边沿触发方式,“”表示主从触发方式,非号“”：表示低电平有效,加小圆圈“”：表示低电平有效触发或下降沿有效触发,不加小圆圈“”：表示高电平有效触发或上升沿有效触发。,总结：触发器的两要素,返回,1逻辑功能 描述方法：逻辑符号、特性表、驱动表、特性方程,特性表,驱动表,特性方程,(1)基本RS触发器 直接电平触发（低电平有效/高电平有效），无CP,返回,2.触发

34、方式,(2)同步触发 CP的（高/低）电平期间触发，在整个电平期间接收信号RS/JK/D/T，在整个电平期间状态相应更新，所以存在空翻。,(3)边沿触发 只在CP的或边沿触发，只在CP的或边沿接收信号RS/JK/D/T，只在CP的或边沿状态更新，克服了空翻。,(4)主从触发 有主、从两个触发器，在CP的高/低电平期间交替工作、封锁，只在CP的高电平期间（或低电平期间）接收信号RS/JK/D/T，只在CP的或边沿总的输出状态更新。,集成触发器中常见的直接置0和置1端 RD：直接（异步）置0端 SD：直接（异步）置1端，非号：低电平有效，直接（异步）：不受CP的影响。,作业题v.5,5.9，5.12，5.15，5.195.21，5.22,返回,作业题v.5,5.9，5.12，5.15，5.195.21，5.22,返回,4-8，4-10，4-12，4-144-17，4-18,作业题V.4,