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1、2023/9/11,1,一、逻辑代数基础,1.1重点和难点逻辑代数与基本逻辑函数逻辑代数即是用于二值逻辑电路中的布尔代数。其特点:一是它的所有变量与函数值仅有两个特征值0和1，具有排中性，它们所表示的是一对互为相反的差异，它的公式、规则、定理与定义均需用二值逻辑的因果关系来理解；二是逻辑代数只有三种基本运算，即与、或、非，对应的即是逻辑与、逻辑或和逻辑非。,2023/9/11,2,逻辑代数的基本公式与定理,逻辑代数基本公式,摩根定理,9,A(+B)=AB,A+B=AB,吸收率,8,=A,非非率,7,A A=A,A+A=A,重叠率,6,A=0,A+=1,互补率,5,1+A=1,0 A=0,0+A
2、=A,1 A=A,0-1率,4,A(B+C)=AB+AC,A+BC=(A+B)(A+C),分配率,3,A(BC)=(AB)C,A+(B+C)=(A+B)+C,结合率,2,AB=BA,A+B=B+A,交换率,1,对偶式,基本公式,名称,序号,2023/9/11,3,逻辑函数的基本定理,1)代入定理,任何一个含有变量A的等式,如果将所有出现A的位置都代之以一个逻辑函数式,则等式成立。,例如：中B用BC代入，则可得：,2023/9/11,4,2）对偶定理,对于任何一个逻辑函数式Y，若将其中的“*”，换成“+”，“+”换成“*”，1换成0，0换成1，则的出一个新的函数式Y，把YD称为函数式Y的对偶式。
3、原函数式Y与对偶函数式 YD互为对偶函数，两个函数相等，则它们的对偶式必相等。如上表中的基本公式和对偶式。,2023/9/11,5,3）反演定理,对于任何一个逻辑函数式Y，若将其中的“*”换成“+”，“+”换成“*”，1换成0，0换成1，并将原变量换成反变量，反变量换成原变量，则得出的新的逻辑函数式即为原函数式的反函数Y。反演定理应用中要注意的两个问题：1、运算顺序不能变；2、不是一个变量上的非号不变。,2023/9/11,6,逻辑函数的化简,最简逻辑函数的标准一个逻辑函数可以有多种不同的逻辑表达式，如与-或式、或-与式、与非-与非式以及与-或-非式等。不同形式有不同的标准，但它们很容易转换。
4、所以我们主要介绍最简与或式。最简与或式的标准：1、与项的个数最少；2、每个乘积项中的因子也最少。,2023/9/11,7,逻辑函数的代数化简法,例如化简 L=AB+AC+BC+BC+BD+ADE（F+G）L=A（B+C）+BC+BC+BD+ADE（F+G）=A(BC)+BC+BC+BD+ADE（F+G）=A+BC+BC+BD+ADE(F+G)=A+BC+BC+BD,是否最简可用卡若图来检验，如,B,CD,00 01 11 10,01,0 0 1 1 1 1 1 0,2023/9/11,8,逻辑函数的卡若图化简,最小项的定义及其性质逻辑函数的最小项表达式用卡若图表示逻辑函数用卡若图化简逻辑函数
5、1、化简的依据 2、化简的步骤 3、无关项和约束条件,2023/9/11,9,例题1 使用卡诺图判断下列两组逻辑函数Y1和Y2有何关系：Y1=ABC+ABC+ABC+ABC Y2=ABC+ABC+ABC+ABC,由卡诺图可知，函数Y1和Y2互为反函数。,2023/9/11,10,例题2 使用卡诺图法将逻辑涵数Y=m（5，6，7，8，9）+d（10，11，12，13，14，15）化简成最简与非-与非式,2023/9/11,11,集成逻辑门电路,1.TTL与非门电路,2023/9/11,12,2。TTL与非门的电路特性及主要参数,电压传输特性及输入噪声容限,VNH=VIH-VIHminVNL=VI
6、Lmax-VIL,2023/9/11,13,输入特性Ii=f（Vi）,=1.0,Ii mA,Vi,输入负载特性,VR,R,Roff RON,VIHVILMAX,VCC,T1,R,输出特性:VO=f(IL),IL,VO,IL,IH,VOHMIN,2023/9/11,14,3.18 试说明在下列情况下，用万用表测量下图的VI2端得出的电压各为多少？,1)VI1悬空；2)VI1接低电平（0.2V）；3)VI1接高电平（3.2V）；4)VI1经51电阻接地；5)VI1经10K电阻接地。图中的与非门为74系列的TTL电路，万用表使用5V量程，内阻为20K/V。,2023/9/11,15,传输延迟时间:T
7、Pd=1/2(Tphl+Tplh),3.“线与”集电极开路门(OC门),上拉电阻的计算：,2023/9/11,16,三态门（TSL门）,4.CMOS门电路CMOS传输门,例题：电路如图所示，已知输入信号A、B的波形，试画出各个输出的电压波形。,2023/9/11,17,AB,TTL TTL CMOS,100,100K,51,100K,AB,AB,AB,CMOS,A,F5,AB,F6,F1F2F3F4F5F6,TTL,100K,100K,AB,2023/9/11,18,3 组合逻辑电路,组合逻辑电路在逻辑功能上的特点是：电路在任何时刻产生的稳定的输出信号，仅取决于该时刻的输入信号,而与输入信号作
8、用前电路原来的状态无关。重点：常用组合逻辑电路的逻辑功能及其应用；组合逻辑电路的分析方法与设计方法。,2023/9/11,19,C,A,解：L=AB C，其真值表如右。逻辑功能：判奇电路,若加上与门部分后，其功能又是什么？,例1 逻辑电路如下图所示，试分析其逻辑功能。,2023/9/11,20,组合逻辑电路设计 对于给定要求完成的逻辑功能及选用器件，设计出相应的逻辑电路。,组合逻辑电路设计步骤,2023/9/11,21,例2、某逻辑函数的真值表给出如下，表中A、B、C、D为输入，F为输出，试用与非门实现之。要求所用门及输入端数最少。,解：,F=CD+BD+BC=(CD+BD+BC)=(CD)(
9、BD)(BC),2023/9/11,22,常用的组合逻辑电路,编码器执行编码功能的电路编码完成代码与某一系列的数字或事物产生一一对应关系的过程。常用的编码器有：二进制编码器、二-十进制编码器、优先编码器等。译码器实现译码功能的电路译码 是编码的逆过程，就是把一个二值代码转换成一个输出信号。,2023/9/11,23,译码器-按其用途可分为变量译码器、码制变换器和显示译码器。,例如3线-8线译码器74LS138的逻辑图如下：,变量译码器的特点是：若有n个输入变量，对应就有 2n 个输出函数。每一个输出函数就是一个具有n个变量的最小项。,2023/9/11,24,例题：试用两片74LS138扩展成
10、4线-16线译码器。并加入必要的门电路实现一个判别电路，输入为4为二进制代码，当输入代码能被5整除时电路输出为1，否则为0。,解：1）、功能扩展。其思路是，在每个瞬间只能有一块138工作，又由于74LS138的输入使能条件是G1=1，G2A+G2B=0,因此可用三个使能端中一个作扩展输入端。一种实现的方法如下图所示。,2023/9/11,25,138扩展为4线-16线译码器的连接图,2023/9/11,26,2）判别电路实现。依题意做出判别电路输入输出真值表如下：,判别电路真值表,Y=（0，5，10，15）,2023/9/11,27,例题：3/8译码器连接如下图（a）、（b）试分析其逻辑功能，
11、并指出其名称。,2023/9/11,28,上题图（a）所示电路中，138的G1=1，G2A=0待传送的脉冲信号加在G2B端上。因此，地址码选中的通道直接传送输入脉冲信号。该电路叫脉冲分配器。,图（b）所示电路中，138的G2A、G2B均接0，G1接要传送的数据，所以要使138工作D必须为1，即地址码选中的通道输出为0，若D=0，138不工作所有输出均为1，自然包括地址选中的输出端。由此可见该电路是一个数据分配器，且为反码输出。,2023/9/11,29,例：画出用3/8线译码器74LS138（逻辑符号如图示）和与非门电路产生如下多输出逻辑函数的逻辑图。,Z1=AC+ABC+ABC Z2=BC+
12、ABC Z3=ABC+BC+ABC Z4=AB+ABC,解：,2023/9/11,30,Z1=(ABC+ABC+ABC+ABC)=(ABC)(ABC)(ABC)(ABC)=(M6)(M5)(M4)(M3)Z2=(ABC+ABC+ABC)=(M7)(M3)(M1)Z3=(ABC+ABC+ABC+ABC)=(M7)(M4)(M2)(M0)Z4=(ABC+ABC+ABC)=(M2)(M3)(M5),2023/9/11,31,数据选择器其功能可等效于一个单刀多掷开关。与数据分配器功能相反。,当G=0时，Y=BAD0+BAD1+BAD2+BAD3,2023/9/11,32,解：假设选用D作数据输入A、B
13、、C作地址输入，则上式可写为：,=（M4M1）D+（M6+M3+M7）.1+M2D,由上式可见：D1=D4=D，D3=D6=D7=1，D2=D,D0=D5=0,2023/9/11,33,数值比较器具有比较两个数字大小功能的电路,比较两个二进制数的大小的规则和十进制数一样，自高而低逐位比较。4位数值比较器逻辑符号：,加法器半加器、全加器（略）,2023/9/11,34,重点和难点1、触发器的组成及动作特点 触发器必须满足以下三个条件：1）必须具备两个稳态，用以记忆二值逻辑的两个特征值0和1。2）状态要能预置，及触发器都具有置位复位控制端。3）必须能在外部信号激励下进行状态的转换，例如，J-K、D
14、等信号。这些信号的激励作用必须在时钟脉冲同步控制下进行。显然，基本R-S触发器不在其列，这里指的是功能触发器，即具有时钟的触发器。,5 触发器,2023/9/11,35,R-S触发器,特性方程：Qn+1=S+RQn SR=0（约束条件）逻辑符号：,Q S CP R,Sd,Rd,Q S CP R,Sd,Rd,状态转换图：,SR,主从RS触发器存在多次翻转问题，且有约束条件。,2023/9/11,36,J-K触发器,特性方程：Qn+1=JQn+KQn,Sd,Rd,Q J CP K,Rd,Sd,状态转换图：,JK,主从J-K触发器存在一次变化问题,2023/9/11,37,D触发器,特性方程：Qn+
15、1=Qn,Q D CP,Sd,Rd,逻辑符号,状态转换图：,2023/9/11,38,例题：试按下图给出的输入波形，分别画出维持-阻塞D触发器、主从JK触发器和负边沿型JK触发器Q端的电压波形。设各触发器初态均为1。,输入波形图：,2023/9/11,39,6 时序逻辑电路,重点和难点 1、基本概念 时序逻辑电路-电路在任何时刻建立的稳定的输出，不仅取决于该时刻电路的输入，还取决于电路过去输入所决定的状态。时序逻辑电路的结构框图：,Z=F1（X，Qn）Y=F2（X，Qn）Qn+1=F3（Y，Qn）,2023/9/11,40,同步时序电路、异步时序电路,时序逻辑电路的分析与设计方法分析的一般步骤
16、：1、根据电路写出驱动方程、输出方程；2、将驱动方程代入触发器的状态方程，求出状态方程；3、计算并画出状态转换图或时序图，说明电路逻辑功能。,2023/9/11,41,例1：分析下图所示时序逻辑电路：,1、写出各触发器的驱动方程、状态方程和输出方程；2、画出电路的状态转换表和状态转换图，说明电路的功能。,2023/9/11,42,解：驱动方程：J0=(Q2Q1)J1=Q0 J2=Q1 K0=1 K1=(Q2 Q0)K2=1 状态方程:（Q*=JQ+KQ）,Q0*=J0Q0+K0Q0=(Q2Q1)Q0 Q1*=J1Q1+K1Q1=Q0 Q1+(Q2 Q0)Q1 Q2*=J2Q2+K2Q2=Q1
17、Q2,输出方程：Z=Q2Q1,状态转换表：,2023/9/11,43,例2：分析如图所示电路,写出它的驱动方程、状态方程、输出方程，画出状态表和状态图。,解：,驱动方程：,x,cp,z,Q0,Q1,J1=Q0 K1=1,输出方程：Z=XQ 1Q0,X,次态/输出,现态,X/0,0/0,1/0,0/0,1/1,X/0,2023/9/11,44,时序逻辑电路的设计 一般步骤可归纳如下：,根据题意确定输入变量X和输出变量Y；建立原始状态图（表），进行状态化简，状态编码，确定触发器的类型和个数；确定电路的次态函数和输出函数，从而得出电路的状态方程和输出方程，将状态方程与触发器的特性方程进行比较，得出驱
18、动方程。画电路图，并考虑实际的工程问题。,2023/9/11,45,例 设计一个带进位输出端的六进制计数器。解：逻辑抽象，得出状态转换图取进位信号为输出变量CO，同时规定有进位输出时CO=1，无进位输出时CO=0，六进制计数器应该有6个状态，分别用S0、S1、S2、S3、S4、S5表示，则可画出如图所示的电路状态转换图。,2023/9/11,46,状态编码因无特殊要求，可取自然二进制（000101）对应表示S0S5的编码，于是便得已编码后的状态转换图如图所示。,因为状态数M=6，又根据式 选取触发器个数的原则，故取触发器个数n=3；选取触发器类型为JK触发器（74LS112）。,根据编码后的状
19、态转换图画出电路的次态卡诺图，求出状态方程、驱动方程和输出方程。电路的次态卡诺图如图3所示。,2023/9/11,47,画分解的次态卡诺图求状态方程：Q2的次态卡诺图如图所示,由卡诺图化简得状态方程：Q2*=Q0Q2+Q1Q0Q2同理可得：Q1*=Q2Q0Q1+Q0Q1 Q0*=Q0输出方程：CO=Q2Q0,将所得状态方程与触发器的特性方程Q*=JQ+KQ比较可得输出方程：J2=Q1Q0 K2=Q0 J1=Q2Q0 K1=Q0 J0=1 K0=1,根据驱动方程与输出方程画出六进制计数器的逻辑图(见图)检查电路能否自启动,2023/9/11,48,将有效循环之外的2个状态110和111分别代入状
20、态方程中计算,所得次态对应为111和000,最终能进入有效循环,故电路能自启动。图是电路完整的状态转换图。,2023/9/11,49,2023/9/11,50,常用时序逻辑器件计数器、寄存器,计数器：二进制计数器：二进制异步（同步）加法计数器、二进制异步（同步）减法计数器，十进制计数器（8421码），N进制计数器。同步（异步）清零，同步（异步）置数寄存器：数码寄存器，移位寄存器（左移、右移、双向移位）,2023/9/11,51,应用举例用集成计数器构成任意进制计数器,反馈清零、反馈置数法关键要搞清是同步还是异步（它们之间相差一个状态，异步多一）其次要注意被反馈的计数器的计数长度要大于要实现的计
21、数器的计数长度，如不满足该条件，则须用多个计数器串接先构成较大的计数器然后再反馈。,2023/9/11,52,例题 给定3线-8线译码器74LS138，4位二进制计数器74161及与非门，要求组成12节拍顺序脉冲发生器。,解：先用161实现12进制计数器,2023/9/11,53,2023/9/11,54,9 555定时器及其应用,由555定时器构成多谐振荡器多谐振荡器电路由555定时器构成多谐振荡器的电路如图所示。,振荡频率：,（3）频率占空比：,2023/9/11,55,(4)振荡波形振荡波形如图所示。,T1 T2,T,0,uO,0,VCC,图 多谐振荡器波形图,uc,t,t,2023/9
22、/11,56,4、由555定时器构成单稳态触发器,单稳态触发器电路由555定时器构成单稳态触发器如图6-4所示。图中R、C为定时元件，Vi为触发输入电压，没有触发时应为高电平。输出脉冲宽度：TW1.1RC,单稳态触发器工作波形单稳态触发器工作波形如图所示,2023/9/11,57,2/3VCC,0,VC,0,VO,0,TW,t,t,t,图 单稳态触发器波形图,Vi,必须注意：该电路只适应输入为窄负脉冲的情况，当输入负脉冲宽度接近或宽于TW时，需在触发输入端加微分电路，将触发信号变成窄负脉冲。另外触发频率也必须小于f=1/TW。,2023/9/11,58,A/D、D/A、存储器及可编程逻辑器件
23、对于一个8位A/D转换器，若最小输出电压增量为0.02V，当输入代码为01101101B时，输出电压VO为（）V，若其分辨率用百分数表示，则应为（）。一个有2048个存储单元的RAM，每个字是8位，此存储器容量为（），有（）根地址线。,写出下图所示电路的输出逻辑函数。,2023/9/11,59,试用1K*4位RAM（逻辑图给出）扩展为2K*8位RAM，画出逻辑图。,2023/9/11,60,指出下列存储系统各具有多少个存储单元,至少需要几根地址线和数据线。,（1）64K1（2）256K 4（3）1M 1（4）128K 8,解：64K，32根地址线，1根数据线；1M，18，4；1M，20，1；1M，17，8。,设存储器的起始地址为全0,试指出下列存储系统的最高地址为多少?,(1)2K 1(2)16K 4(3)256K 32,解:(1)7FFH,(2)3FFFH,(3)3FFFFH(18根地址线),
