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1、3.3.3 数字电路在物理实现中的五个问题,1）输入限制问题,以TTL与非门电路为例：,当输入端A和B同时为高电平（1）时，输出端F为低电平（0）。,这是一个两输入端的与非门，芯片一旦做好，输入端端口数目就确定了。在逻辑设计时，要考虑物理实现时的电路，这就有一个逻辑表达式/逻辑原理图受输入限制的问题，即扇入系数问题。扇入系数指物理电路输入端端口的最大数目，记为Ni。,例：将函数 用两输入与非门实现。,2）输出限制问题,门电路的输出端总会有负载，最经常的是驱动下一级同类型的门电路，如两个TTL门相接。,当输出门的输出端为低电平时，电流由输入门的输入端流入输出门的T5晶体管，称为灌电流。当多个输入
2、门输入端同时接在输出门的输出端时，会形成因各输入门R1电阻的并联，使得T5负载加大的状况。若不加以限制，会造成信号传递质量下降，甚至损坏前级输出电路。,这种对负载的限制，可以用最大灌电流的数值定量给出，也可以用可以驱动多少同类型输入门的数量来给出，称之为扇出系数，记为NO。,另外，还有一类输出，即当F为高电平时，经T3和T4复合管向负载电阻输出电流，称为拉电流。在手册中会查到这个电流参数，设计时必须遵照执行。,3）集电极开路门的设计,一般数字电路的输出端是不能够连接在一起的，否则会造成逻辑混乱，甚至损坏集成电路芯片。有一种输出结构允许将输出端连接在一起，并且完成一种逻辑运算，这就是集电极开路门
3、（OC门）。,简单讲：集电极开路门就是将前述与非门的T3和T4的电路取消，成为输出为集电极开路门的与非门,输出端是集电极开路门的与非门逻辑符号,集电极开路门的作用：,可以接较大的负载，即允许有较大的灌电流通过；可以进行输出电压的变换；可以多个输出连接在一起，实现线与的逻辑操作；,4）三态（3-State）门的设计,在数字电路中使用的是二进制，有“1”和“0”两种状态。可以用电位的高低表示。实际应用中，人们还使用了第三种状态：高阻状态。即在门电路的的输出端，处于非“1”非“0”的全关断状态。,当C为低电位时，则T3、T4和T5都截止，输出F点对电源和地均呈高阻状态，其电位跟随其它相连电路的电位。
4、,三态门的应用：,5）逻辑电路的波形分析,逻辑信号经电子线路从输入端到输出端会有延时。若这个延时不会影响逻辑关系，则可以用理想的波形图来进行逻辑分析。若这个延时会给系统带来不稳定，则可以用示意的波形图来进行延时分析。实际中的波形图需要用仪器观察记录。,有延时示意的波形图：,3.4 组合电路中的竞争（Race）与险象（Hazard）,前面对组合逻辑电路的分析与设计均是在理想条件下进行的，既没有考虑器件的延迟时间，也没有考虑种种原因引起的信号失真；只着眼于电路输入与输出间的稳态的逻辑关系。现在，我们研究一下信号传递过程中出现的瞬态现象。,在组合电路中，同一信号或同时变化的某些信号，经过不同路径到达
5、某一点的时间有先有后，这种现象称为竞争。,由于竞争而引起电路输出发生瞬间错误的现象称为险象（冒险）。表现为输出端出现了原设计中没有的窄脉冲，常称为“毛刺”。在组合电路中，“毛刺”不一定造成严重后果。但当组合逻辑与时序逻辑结合在一起时，险象就可能造成严重错误。,竞争是逻辑电路正常工作时也会出现的现象，有竞争的地方不一定会出现险象，而险象一定是竞争的结果。,引起错误输出的竞争称为临界竞争；没产生错误输出的竞争称为非临界竞争。,3.4.1 竞争现象,例：图示为两级与或电路。,设：信号变化的边沿为0，每个门的延迟时间均为td，A=B=1，C 从10，画波形。,出现竞争、险象的电路图及时间图,3.4.2
6、 险象,从上面的波形图可看出，由于临界竞争的存在，在输出端得到稳定输出之前，有一个短暂的错误输出（干扰），形成险象。,险象分为静态险象和动态险象。,一.静态险象,在组合电路中，若输入信号变化前、后的稳态输出值相同，但在输出端产生一个“1”或“0”的窄脉冲，这种险象称之为静态险象。,按产生条件，静态险象又分为功能险象和逻辑险象。,功能险象,（1）K个输入信号同时发生变化（K1）（2）变化的K个变量组合，对应在卡诺图上所占有的2K个方格中，必定既有1，又有0。（3）输入信号变化前、后的稳态输出值相同,例：上例电路的卡诺图如示，设A=1，BC同时从0011。,BC同时从0011，有两个变化路径,变量
7、ABC组合变化顺序：100110111 输出F:111无险象发生。,变量ABC组合变化顺序：100101111 输出F:101险象发生。,功能险象是逻辑函数的功能所固有的，无法通过改变设计来消除，只能通过控制输入信号的变化顺序来避免。,逻辑险象,（1）仅有一个输入信号发生变化（2）变化的变量，对应在卡诺图上所占有的2个方格中，全为1 或全为0。（3）输入信号变化前、后的稳态输出值相同,仍以前面的电路为例。当A=B=1，C从10，发生险象。,静态险象根据稳态输出是“0”还是“1”，又分为静 0 险象和静 1 险象。,二.动态险象,动态险象是由静态险象引起的，也是竞争的结果。,在组合逻辑电路中，若
8、输入信号变化前后的稳态输出值不同，且在输出稳定之前，输出端经过暂时的01或10状态（即输出出现1010或0101），这种险象称之为动态险象。,在两级与或电路和两级或与电路中，只有可能发生静态险象，不会发生动态险象。动态险象只有可能发生在出现了静态险象的两级以上的电路中。,换言之，输入变化的第一次会合只可能产生静态险象，只有产生了静态险象，输入变化的再一次会合才有可能产生动态险象。,结论：如果消除了静态险象，则动态险象就不会出现。,将有静态险象的电路组合在一起，可能产生“0-1-0-1”或“1-0-1-0”的动态险象。,当A=C=0时，此电路会由静态险象产生动态险象。,B从10，无险象。,B从0
9、1，1-0-1-0险象。,3.4.3 险象的判别,一.卡诺图判别法,1.用卡诺图判别两级与或电路中的静 1 险象,静 1 险象只可能出现在两级与或电路和两级与非与非电路中。,在卡诺图中，如果两个圈“1”的卡诺圈存在着部分相切，且这个相切部分又没有被其它的圈“1”卡诺圈包含，则该电路必然存在险象。,2.用卡诺图判别两级或与电路中的静 0 险象,静 0 险象只可能出现在两级或与电路和两级或非或非电路中。,在卡诺图中，如果两个圈“0”的卡诺圈存在着部分相切，且这个相切部分又没有被其它的圈“0”卡诺圈包含，则该电路必然存在险象。,二.逻辑表达式判别法,如果电路中存在出现险象的可能性，则其逻辑表达式有如
10、下特点：（1）当某一变量同时以原变量和反变量的形式出现在逻辑表达式中，则该变量就具备了竞争的条件。（2）保留被研究变量，用某些定值消去其它变量。（3）若得到的表达式为下列形式之一，则有险象存在。,式中变量B、C、D均以原变量、反变量形式出现在表达式中，具备竞争条件。,当ACD=011时，表达式为，如果B从01，则存在静0险象。,当ABD=000时，表达式为，如果C从01，则存在静0险象。,当ABC=010或110时，表达式为，如果D从01，则存在静0险象。,3.4.4 险象的消除,（1）加冗余项,例：，当B=C=1时，有静1 险象。,例：，当B=C=0时，有静0险象。,显然，利用冗余项消除逻辑
11、险象的方法是以增加器件为代价的。,（2）在输出端连接阻容惯性（低通）环节以减弱干扰。,阻容惯性环节会使输出波形变坏，仅适用于低速系统。,（3）加选通脉冲,使用控制脉冲CP对险象封锁，只有当CP有效时，F为有效。但如何适时产生CP，需要有电路支持；再有，输出函数的波形发生变化，对于某些应用需要整形。,组合逻辑电路中的险象仅是一个短暂的过程，输出最终能稳定在正确的逻辑值上。但是，如果组合逻辑电路的输出又作为其它电路（如时序电路中的计数器）的输入时，则可能使其产生错误的动作。另外，采用取样脉冲避开险象的方法只适用于特定的电路系统，一般的组合电路中慎用。,作业12：P169 3.29、3.30（1，4）,
