《电子科大-数电-数字逻辑设计第五章.ppt》由会员分享，可在线阅读，更多相关《电子科大-数电-数字逻辑设计第五章.ppt（23页珍藏版）》请在三一办公上搜索。
1、1,第5章 组合逻辑设计实践,文档标准和电路定时常用的中规模组合逻辑器件,数字逻辑设计及应用,2,内 容 回 顾,译码器译码器的级联利用译码器实现逻辑电路二十进制译码器七段显示译码器编码器优先编码器,3,P265 图550 表523,4,2个74x148级联为164优先编码器,5,输入：由864，需8片74x148每片优先级不同（怎样实现？）保证高位无输入时，次高位才工作 高位芯片的EO端接次高位芯片的EI端,用8-3优先编码器74x148级联为64-6优先编码器,片间优先级的编码 利用第9片74x148 每片的GS端接到第9片的输入端 第9片的输出作为高3位（RA5RA3）,片内优先级片间优
2、先级,输出：6位,8片输出A2A0通过或门作为最终输出的低3位RA2RA0,6,分析判定优先级电路：（利用74x148）8个_电平有效输入I0_LI7_L，_的优先级最高 地址输出A2A0，_电平有效 若输出AVALID高电平有效，则表示_,A2A1A0,AVALID,低,I0_L,至少有一个输入有效,高,P328 5.48,7,设计判定优先级电路：（利用74x148）8个输入I0I7高电平有效，I7优先级最高 地址输出A2A0，高电平有效 如果没有输入有效，为111且输出IDLE有效,P328 5.47,8,5.6 三态器件,三态缓冲器（三态驱动器）,74x125：低电平使能，输出不反相74
3、x126：高电平使能，输出不反相,74x541：两个公共使能端，低电平使能，施密特触发输入，输出不反相（P272图5-57）,标准SSI和MSI三态缓冲器,9,冲突（fighting）,利用使能端进行时序控制,三态器件允许信号共享单个“同线”（party line）,典型的三态器件，进入高阻态比离开高阻态快,10,11,数据总线（Data Bus）的表示法,12,利用三态缓冲器实现数据双向传送,总线收发 P273图559,13,5.7 多路复用器（multiplexer）,又称多路开关、数据选择器（缩写：mux）在选择控制信号的作用下，从多个输入数据中选择其中一个作为输出。,Enable 使能
4、,Select 选择,数据输出（1位）,14,ABC,15,16,双4选1,AB,17,扩展多路复用器,扩展位如何实现8输入，16位多路复用器？由8输入1位8输入16位需要16片74x151，每片处理输入输出中的1位选择端连接到每片的C,B,A注意：选择端的扇出能力（驱动16个负载）,18,扩展多路复用器,扩展数据输入端的数目如何实现32输入，1位多路复用器？数据输入由832，需4片如何控制选择输入端？分为：高位低位高位译码器进行片选低位接到每片的C,B,A4片输出用或门得最终输出,19,用双4选1数据选择器构成8选1数据选择器,20,用数据选择器设计组合逻辑电路,当使能端有效时，,最小项之和形式,实现逻辑函数 F=(A,B,C)(0,1,3,7),CBA,F,21,22,设计七段显示译码器,逻辑抽象，得到真值表输入信号：BCD码（A3A2A1A0）输出：七段码（的驱动信号）a g 1 表示亮，0 表示灭选择器件类型采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换为标准和形式电路处理，得到电路图,23,七段显示译码器的真值表,
