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1、电子线路设计与测试,2011年7月,计数、译码、显示与简易数字钟,2,一、实验目的,掌握译码、显示电路的构成及使用方法；,进一步熟悉计数器输出波形的测试方法；,掌握40161的逻辑功能及使用方法；,学习数字电路系统设计、组装与调试的方法。,3,二、实验任务：,已知条件1Hz信号由波形发生器产生,基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。具有校时功能，能对“分”和“小时”进行调整。,扩展功能仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。定时控
2、制，其时间自定；,4,三、数字钟设计分析-功能框图,秒计数器计满60后向分计数器进位,分计数器计满60后向小时计数器进位,小时计数器按照“24进制”规律计数,5,基本功能数字钟模块划分（计数部分）,6,时分秒计数器的设计,分和秒计数器都是模M=60的计数器 其计数规律为0001585900 时计数器是一个24进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。,7,三、计数器40161的逻辑功能及其应用,4位二进制同步加(递增)计数器,表5.18.4 CC40161功能表,1.40161的逻辑功能:,清零,使能,数据输入置数
3、,进位,置数,ET=ETT&ETP,CO=Q3Q2Q1Q0,8,1.40161的时序波形图,9,2.构成任意进制计数器的方法,利用同步预置清零,利用异步清零,优点：,清零可靠,输出没有毛刺,10,3.构成多位计数器的级联方法,串行进位（异步）,优点：简单；缺点：速度较慢,六十进制计数器:,出现竞争冒险的可能性较大,11,六十进制计数器,并行进位（同步）,优点：速度较快；缺点：较复杂。,3.构成多位计数器的级联方法,12,4.时分秒计数器的设计,分和秒计数器都是模M=60的计数器 其计数规律为0001585900 用两片74LS161分别做作十位计数器（六进制）和个位计数器（十进制），再将它们级
4、联组成模数M=60的计数器 时计数器是一个“24翻1”的特殊进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒，实现日常生活中习惯用的计时规律,13,5.校时电路的设计,当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能 为使电路简单，这里只进行分和小时的校时,对校时电路的要求是 在小时校正时不影响分和秒的正常计数在分校正时不影响秒和小时的正常计数 校时方式有“快校时”和“慢校时”两种“快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数“慢校
5、时”是用手动产生单脉冲作校时脉冲,S1为校“分”用的控制开关,S2为校“时”用的控制开关,校时脉冲采用分频器输出的1Hz脉冲,需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路,14,6.主体电路的装调,由数字钟系统组成框图按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路,级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时,如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端VCC加退耦滤
6、波电容。通常用几十微法的大电容与0.01F的小电容相并联,经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如图所示,如果因实验器材有限，则其中秒计数器的个位和时计数器的十位可以采用发光二极管指示，因而可以省去2片译码器和2片数码显示器,除了振荡和译码显示部分外，其它各功能都可以用GAL16V8来实现。,15,四、功能扩展电路的设计,仿广播电台正点报时电路的设计 报整点时数电路的设计,16,1.仿广播电台正点报时电路的设计,仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响;通常按照4低音1高音的顺序发出
7、间断声响;以最后一声高音结束的时刻为正点时刻。,设4声低音（约500Hz）分别发生在59分51秒、53秒、55秒及57秒，最后一声高音（约1kHz）发生在59分59秒，它们的持续时间均为1秒。由表可得,17,1.仿广播电台正点报时电路的设计,这里采用的都是TTL与非门，如果用其它器件，则报时电路还会简单一些。,18,2.报整点时数电路的设计,报整点时数电路的功能是：每当数字钟计时到整点时发出音响，且几点响几声。实现这一功能的电路主要由以下几部分组成：,减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。,编码器将小时计数器的5个输出端Q4、Q3、Q2、Q1、Q0
8、按照“12翻1”的编码要求转换为减法计数器的4个输入端D3、D2、D1、D0所需的BCD码。,逻辑控制电路 控制减法计数器的清“0”与置数。控制音响电路的输入信号。,19,2.报整点时数电路-减法计数器,减法计数器选用74LS191，各控制端的作用如下:,CPA为减法计数脉冲，兼作音响电路的控制脉冲。,20,2.报整点时数电路-编码器,编码器是由与非门实现的组合逻辑电路，其输出端的逻辑表达式由5变量的卡诺图可得：,21,2.报整点时数电路-逻辑控制电路,逻辑控制电路由D触发器74LS74与多级与非门组成,如果出现某些整点数不准确，其主要原因是逻辑控制电路中的与非门延时时间不够，产生了竞争冒险现
9、象，可以适当增加与非门的级数或接入小电容进行滤波。,22,Pin Assignments,Top View,Segment Identification,Display:,灯测试,灭灯,A3,A0,A1,A2,译码器CD4511BC,四、译码显示电路的构成,BCD-to-7 Segment Latch/Decoder/Driver,23,*Depends upon the BCD code applied during the 0 to 1 transition of LE.,X=Dont Care,Truth Table,24,Light Emitting Diode(LED)Readout,2.共阴七段显示器,25,3.译码显示电路的构成,公共限流电阻,26,五、实验注意事项,1电源（VDD=5V、VSS=地）核对无误，再接入！2输出端切忌短路、线与！3CMOS电路多余输入端 不能悬空4电路图一定要标上芯片引脚号5芯片管脚图6.CMOS电路驱动TTL电路的能力有限。,27,CD40161 MC14161,MC14011 CD4011,MC14511 CD4511,芯片管脚图,
