《同步二、十进制计数器.ppt》由会员分享，可在线阅读，更多相关《同步二、十进制计数器.ppt（30页珍藏版）》请在三一办公上搜索。
1、,-同步二进制计数器-同步十进制计数器,同步计数器的分析,-异步二进制计数器-异步十进制计数器,异步计数器的时序图,同步计数器的分析,异步计数器的时序图,计数器,退出,分类,计数器,计数器,异步计数器,同步计数器,除了二进制、十进制计数器之外的其它进制的计数器,计数器的分类,一、按计数进制分为：二进制、十进制、N进制。,二进制计数器：,按十进制数规律进行计数的电路,当输入计数脉冲到来时，按二进制数规律进行计数的电路,十进制计数器：,N进制计数器：,减法计数器：也称递减计数器，每来一个计数脉冲，计数器 按计数规律减少1。,2、按计数器中触发器翻转时序的异同分为：,同步和异步计数器,同步计数器：构
2、成计数器的所有触发器由统一的时钟脉冲CP控制 各触发器之间状态变化是同时进行的。,异步计数器：构成计数器的各触发器不采用统一的时钟脉冲CP控制,3、按计数增减分为：加法计数器、减法计数器,加法计数器：也称递增计数器，每来一个计数脉冲，计数器 按计数规律增加1。,RIS,Human,BenefitGap,(Governance),数值比较器,(RIS),21C,同步计数器,异步计数器,计数器,同步和异步计数器,二进制计数器,二进制计数器,十进制计数器,十进制计数器,加法计数器,减法计数器,加法计数器,同步二进制加法计数器,同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触
3、发器状态更新。因此不能使用T触发器。由JK触发器组成的4位同步二进制加法计数器，用下降沿触发。,例1 分析下图即加法3位同步加法计数器的工作原理,同步二进制计数器,写方程：,（2）驱动方程,（4）状态方程,（1）时钟方程,（3）输出方程,0,0,0,0,1,0,1,0,0,0,0,1,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,1,2.列状态转换真值表,将现态看成是输入变量，次态看成是输出函数,与或式（状态方程）真值表（状态转换真值表）,3.逻辑功能 八进制计数器,同
4、步二进制减法计数器,同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T触发器。在同步二进制减法计数器中存在一个向高位借位的问题。,例2 分析下列3位减法计数器的逻辑电路。,写方程：,（2）驱动方程,（4）状态方程,（1）时钟方程,（3）输出方程,2.列计数器状态转换真值表,0,1,1,1,0,1,0,1,0,1,1,1,0,1,1,1,1,1,1,1,0,0,0,1,0,0,0,0,1,0,0,1,1,0,0,0,0,0,0,0,0,1,1,0,1,1,0,1,0,0,0,1,0,0,0,0,1,1,1,0,0,1,0,同步十进制加法计数器,
5、同步十进制计数器,例3 分析下列同步十进制加法计数器逻辑电路：,写方程：,（2）驱动方程,（4）状态方程,（1）时钟方程,（3）输出方程,2、列真值表：,0,0,0,0,1,0,1,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,1,1,1,0,1,1,1,0,0,0,0,1,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,0,0,0,1,0,0,0,1,0,1,0,0,0,1,0,0,0,0,0,0,0,0,1,1,0,0,0,1,1,1,1,0,0,0,3.十进制加法计数器时序图：,异步二进制计数器,异步二进制加法计数器,控制触发器的CP
6、端,只有当低位触发器Q由10(下降沿)时,应向高位CP端输出一个进位信号（有效触发沿）,高位触发器翻转，计数加1。,由JK触发器组成3位异步二进制加法计数器,JK触发器都接成T触发器，下降沿触发。,1.逻辑电路图：,（2）驱动方程,（1）时钟方程,（3）输出方程,（4）状态方程,异步置0端,2.工作原理,上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q00000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T的状态便翻转。,0,0,0,0,1,0,1,0,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,1,1,1,0,0,1
7、,0,0,0,1,1,0,0,1,0,1,0,0,0,1,0,1,0,0,1,1,1,1,0,1,1,1,0,0,0,1,0,0,0,1,1,1,1,1,1,0,3.状态转换顺序表,输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器,4.工作波形（时序图或时序波形）,异步二进制减法计数器,二进制数的减法运算规则：,110，01不够，向相邻高位借位，101；,每当CP有效触发沿到来时，触发器翻转一次，即用T触发 器。控制触发器的CP端，只有当低位触发器Q由01(上升沿)时，应向高位CP端输出一个借位信号（有效触发沿），高位触 发器翻转，计数减1。,各触
8、发器应满足的条件：,由JK触发器组成的3位二进制减法计数器,1.逻辑电路图：,FF2FF0都为T触发器，下降沿触发。,3位二进制减法计数器计数状态顺序表如下,2.工作原理：,0,1,1,1,0,1,0,0,0,1,0,1,0,0,0,1,0,1,1,0,1,1,1,0,0,0,0,0,3,1,4,5,7,6,2,8,异步十进制加法计数器,异步十进制计数器,十进制计数器的逻辑功能，即计数状态顺序表、工作波形。异步十进制加法计数器是在4位异步 二进制加法计数器的基础上经过适当修改获得的。它跳过了10101111六个状态，利用自然二进制 数的前十个状态00001001实现十进制计数。,学习要点：,4
9、个JK触发器组成的8421BCD码异步十进制计数器电路,1.逻辑电路图：,（2）驱动方程,（1）时钟方程,（3）输出方程,（4）状态方程,3.计数状态顺序表,0,0,0,0,1,0,0,0,0,1,0,1,0,0,0,1,0,0,1,0,0,0,1,0,1,0,1,0,3,1,4,5,7,6,2,8,1,0,0,9,10,0,0,0,0,1,1,1,1,0,0,0,0,1,1,设计数器从Q3Q2Q1Q00000状态开始计数。这时,FF1也为T触发器。,4.工作原理,FF0和FF2为T触发器。,因此，输入前8个计数脉冲时，计数器按异步二进制加法 计数规律计数。在输入第7个计数脉冲时，计数器的状态
10、 为Q3Q2Q1Q00111。这时，J3Q2Q11、K31。,输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的负跃变。一方面使FF3由0状态翻到1状态；与此同时，Q0输出的负跃变也使FF1由1状态翻到0状态，FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q01000，,=0即使J1=0。因此，在Q31时，FF1只能保持在0状态,不可能再次翻转。,输入第9个计数脉冲时，计数器的状态为 Q3Q2Q1Q01001。这时，J30、K31。输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了10101111六个状态，实现了十进制计数，同时Q3端输出一个负跃变的进位信号。,5.工作波形图：,可见，异步计数器存在过渡过程，若将状态直接输出到译码器，将会产生错误的译码，造成误动作。,作业3、4,讨论：若考虑延迟时间，异步计数器的状态从 11110000的过程？,
