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1、组合逻辑电路设计,第4章 组合逻辑电路,2,教学内容,组合逻辑电路的竞争组合逻辑电路的险象,3,教学要求,掌握竞争产生的原因和险象产生的原因掌握险象的判断掌握险象消除的两种方法,4,教学重点与难点,险象的判断与消除,5,一 组合逻辑电路的险象,竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后。竟争的类型：非临界竞争：不产生错误输出的竞争称为非临界竞争。临界竞争：导致错误输出的竞争称为临界竞争。险象：由竞争导至的错误输出信号。,6,引例,根据逻辑电路图可写出输出函数表达式为,即B=C=1时，无论A怎样变化，输出F的值都应保持1不变。,7,引例,当输入信号A从高电平向低电
2、平转换时，出现险象。,8,引例,根据逻辑电路图可写出输出函数表达式,即B=C=0时，无论A怎样变化，输出F的值都应保持0不变。,9,引例,当输入信号A从低电平向高电平转换时，出现险象。,10,2 分类,按输出信号是否应该变化可分为静态险象和动态险象静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则称为静态险象。动态险象：如果在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出，则称为动态险象。,11,2 分类,按错误输出脉冲信号的极性可分为“0”型险象与“1”型险象。“0”型险象：错误输出信号为负脉冲。“1”型险象：错误输出信号为正脉冲。,
3、12,3 险象的判断,方法一：代数法：Step1：检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量X同时以原变量和反变量的形式出现在函数表达式中。Step2：若存在具备竞争条件的变量X，则消去函数式中的其他变量,看函数表达式是否会变为 或者 的形式。若会，则说明对应的逻辑电路可能产生险象。,13,举例,例1：,14,3 险象的判断,方法二：卡诺图法：原理：作出函数卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。若卡诺圈之间存在“相切”关系，即两卡诺圈之间存在不被同一卡诺圈包含的相邻最小项，则该电路可能产生险象。,15,举例,例1：,16,险象的消除,一、用增加冗余项的方法消除险
4、象 原理：增加冗余项的方法是通过在函数表达式中“或”上冗余的“与”项或者“与”上冗余的“或”项，消除可能产生的险象。方法：冗余项的选择可以采用代数法或者卡诺图法确定。,17,险象的消除,例1：用增加冗余项的方法消除右图所示电路中可能产生的险象。解答：若在函数表达式中增加冗余项BC，则可达到这一目的。加入冗余项BC后的函数表达式为:,18,举例,例1：,19,险象的消除,卡诺图方法:若卡诺图上某两个卡诺圈“相切”，则用一个多余的卡诺圈将它们之间的相邻最小项圈起来，与多余卡诺圈对应的“与”项即为要加入函数表达式中的冗余项。,20,举例,例1：,21,险象的消除,二、增加惯性延时环节 通常采用RC电路作惯性延时环节，如图所示。,22,险象的消除,三、选通法 选通法不必增加任何器件，仅仅是利用选通脉冲的作用，从时间上加以控制，使输出避开险象脉冲。,23,
