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1、数字电子,1,第七章 常用时序逻辑功能器件,计数器：统计时钟脉冲的个数。也可用于分频、,7.1 计数器,7.1.1 二进制计数器1.二进制异步计数器,定时、产生节拍脉冲等。,（1）.二进制异步加计数器结构：.将D触发器的 输出端与D输入端连接，构成T触发器；.低位触发器的 与高位触发器的CP端连接。,数字电子,2,二进制异步加计数器的逻辑图、状态图、波形图。,(FIASH),电路可作为分频器：Q0、Q1、Q2的周期分别是计数脉冲CP的2倍、4倍、8倍，即对CP构成2、4、8分频。,工作过程：CP上跳一次，Q0翻一次；Q0下跳一次，Q1翻一次；Q1下跳一次，Q2翻一次。,从初态000开始，每输入
2、一个CP脉冲计数器状态加1，输入8个CP后计数器状态又为000，又称23进制加计数器，模八加计数器（M=8）。,数字电子,3,（2）.二进制异步减计数器结构：.将D触发器的 输出端与D输入端连接，构成T触发器；.低位触发器的Q与高位触发器的CP端连接。,二进制异步减计数器的逻辑图、状态图、波形图。,(FIASH),数字电子,4,归纳：（1）n位二进制异步计数器由n 位T触发器构成（对D触发器，将D与 连接，对JK触发器，将其J、K加1）。各触发器之间的连接方式由加、减计数方式和触发器的触发方式决定。（2）在异步计数器中，高位触发器的翻转必须在低位触发器翻转，产生进位或借位信号之后才能实现。因此
3、，异步计数器工作速度低。,数字电子,5,2.二进制同步计数器,为提高计数速度，采用同步计数方式。CP脉冲同时接于各位触发器的CP输入端。当CP脉冲来到时，应该翻转的触发器是同时翻转的，没有各级延时时间的积累问题。同步计数器也称为并行计数器。,数字电子,6,（1）二进制同步加计数器,采用JK触发器构成。为使各触发器能在适当的时间翻转，必需对各触发器的J、K输入端加适当的控制逻辑。,结构：CP脉冲与各触发器的CP输入端连接；,(FIASH),数字电子,7,，CP下跳一次Q0翻一次,时，CP下跳Q1翻,时，CP下跳Q2翻,时，CP下跳Q3翻,(FIASH),同步计数器触发器的翻转是同时进行的，工作速
4、度比异步计数器高。但是，控制电路复杂，其工作速度也受控制电路传输延时时间的限制。,数字电子,8,二进制同步减计数器：,结构：CP脉冲与各触发器的CP输入端连接；,数字电子,9,（2）二进制同步可逆计数器：可逆计数器既可作加计数又能作减计数。,数字电子,10,X=1：加计数X=0：减计数,数字电子,11,7.1.2 非二进制计数器,例 用D触发器设计一个8421码十进制同步加计数器,同步计数器设计步骤：（1）确定状态数和触发器个数。（2）列出状态表和驱动表。（3）按驱动表作驱动方程。（4）按驱动方程作逻辑图。（5）画出完整的状态图，检查设计的计数器能否自起动。,数字电子,12,（1）确定状态数和
5、触发器个数 十进制计数器有十个状态需要四个触发器。（2）列出状态表和驱动表,数字电子,13,（3）按驱动表作驱动方程，采用卡诺图化简。,数字电子,14,数字电子,15,数字电子,16,数字电子,17,(FIASH),（4）按驱动方程作逻辑图。,数字电子,18,（5）画出完整的状态图，检查设计的计数器能否自起动。,按状态方程可求得现态为10101111的各个次态。,数字电子,19,(FIASH),从完整的状态图中可见，电路能自起动。,数字电子,20,(1)74161的功能 74161是4位二进制同步加计数器。RD：异步清零端LD：预置数控制端A、B、C、D：预置数据输入端EP、ET：计数使能端C
6、P：时钟输入端RCO：进位输出端QA、QB、QC、QD：计数输出端,7.1.3 集成计数器,1.集成计数器74161、74LS193、74LS290,数字电子,21,表7.1.4 74161的功能表,数字电子,22,（2）74LS193的功能,74LS193的特点：,两个时钟输入端CPU和CPD：,在RD=0、LD=1的条件下，,CPD1，计数脉冲从 CPU输人，作加计数；,CPU1，计数脉冲从 CPD输人，作减计数。,数字电子,23,异步清零功能：,异步预置数功能：,清零信号 RD1时，计数器的输出将被直接置零；,RD 0，LD0时，立即把预置数据输人端A、B、C、D的状态置人计数器的QA、
7、QB、QC、QD端。,数字电子,24,74LS193的功能表,数字电子,25,74LS290的特点：,包含1个1位二进制计数器和1个异步五进制计数器,R0（1）=R0（2）=1，R 9（1）R9（2）=0，直接置0,R9（1）=R9（2）=1，直接置9,R0（1）R0（2）=0且 R 9（1）R9（2）=0，加计数,（3）74LS290的功能,从逻辑图看置9时两个置0端中有一个必须为0,数字电子,26,74LS290的功能表,从逻辑图看置9时两个置0端中有一个必须为0,数字电子,27,1.用集成计数器构成任意进制计数器,用现有的M进制集成计数器构成N进制集成计数器,（1）MN,采用反馈清零法或
8、反馈置数法跳过M-N个状态,反馈清零法,适用于具有清零输入端的集成计数器,例：用74161构成九进制计数器,数字电子,28,解：如下图 RD=QDQA，当QDQCQBQA=1001时，使清零信号RD=0，74161置零，重新从0000状态开始新的计数周期。,数字电子,29,反馈置数法,适用于具有预置数功能的集成计数器,例：用74161构成九进制计数器,解：将集成计数器的任何一个状态，通过译码产生一个预置数控制信号反馈至预置数控制端，如下图所示：,数字电子,30,当QD=1时，LD=0，CP上跳，置数为0000,数字电子,31,当RCO=1时，LD=0，CP上跳，置数为0111,数字电子,32,
9、（2）MN,要采用多片集成计数器。片与片之间的连接方式有并行进位和串行进位两种并行进位：低位片的进位信号作为高位片的使能信号串行进位：低位片的进位信号作为高位片的时钟脉冲,例：用74HCT161组成256进制计数器,解：256=16*16，需用两片74HCT161组成此计数器。下图(a)为并行进位，(b)为串行进位。,数字电子,33,（P256 图7。1。18）（突出二者的区别？）,数字电子,34,例：用74LS290组成二十四进制计数器,解：M=10，N=24，需用两片74LS290组成此计数器。两片都接成十进制计数器，然后将它们连接成100进制计数器。用反馈清零法将片1的QC和片2的QB分
10、别接至两芯片的R0（1）和R0（2）端，如下图：,（P258 图7。1。19）,数字电子,35,7.2 寄存器和移位寄存器,7.2.1 寄存器,寄存器：用于存储代码或数据，主要由触发器组成。,一个D触发器可存储一位二进制代码，n位二进制代码要n个D触发器。,触发器的D输入端加欲寄存的数码，当CP上跳时数据存入，Qn+1=D。,数字电子,36,4位集成寄存器74LS175如下图所示,1D4D数据输入端，1Q4Q数据输出端，数据反码输出，RD清零端。当CP上跳时数据存入。,数字电子,37,74LS175的功能表,数字电子,38,7.2.2 移位寄存器,1.移位寄存器的工作原理,若干触发器串接起来，前一个触发器的输出作为后一个触发器的输入，即构成移位寄存器,由边沿D触发器构成的4位移位寄存器：,(FIASH),数字电子,39,由主从JK触发器构成的4位移位寄存器：,（P263 图7。2。4）,数字电子,40,2.双向移位寄存器,数字电子,41,7.2.3 集成移位寄存器74194,A、B、C、D：并行输入端S1、S0：控制输入端DSL：左移输入端DSR：右移输入端RD：清零输入端CP：时钟脉冲输入端QA、QB、QC、QD：输出端,数字电子,42,74194双向移位寄存器控制端的逻辑功能,数字电子,43,74194的功能,
