《微机原理 第四章8088的总线与时序.ppt》由会员分享，可在线阅读，更多相关《微机原理 第四章8088的总线与时序.ppt（55页珍藏版）》请在三一办公上搜索。
1、第四章 8088的总线与时序,4.1 8088引脚功能 8088是具有40个引脚，双列直扦式封装的芯片，很多引线为双重功能。当把8088CPU与存储器和外设构成一个计算机系统时，根据所连的存储器和外设的规模，8088可以有两种不同的组态（两种模式）：最小组态用8088构成一个较小系统（构成单一处理器系统），即所连的存储器容量是不大，片子不多，则系统的控制总线由CPU直接提供。最大组态用8088构成一个较大系统（构成多处理器系统），此时系统的控制信号不能由CPU直接提供，而必须由总线控制器8288控制产生总线控制信号。,如PC微机的8088 CPU就是工作在最大组态下，除8088外，还可外接80
2、87协处理器。,工作在什么组态由一个引脚MN/MX控制。在两种不同组态下引脚有不同的名称和意义（P171、图41）。,（,一般CPU有几类引脚：地址线与数据线，控制与状态线，电源与定时线。一、地址和数据线（1）AD7AD0 低8位地址/数据线，数据与地址分时复用，利用内部的多路开关，从时间上来区分地址与数据。当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据。它可输入/输出（双向），三态输出。,（2）A15A8 中间8位地址线，内部有锁存，他只能输出，三态输出。,（3）A19A16/S6S3 高四位地址/状态线，地址与状态分时复用。4位地址也由外部锁存，先输
3、出地址，后输出状态。只能输出，三态输出。S6 S5 S4 S3 不用 表示F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS,S4S3组合表示哪个段寄存器正在被使用,二、控制和状态线分两种：一种8088组态 有关的线，另一类是与组态无关的线。,1、MN/MX 工作模式标志（输入），最小/最大组态输入控制信号。即接+5V 最小组态，接地 最大组态。2、最小组态下的引线：,（1）IO/M 区分是存储器访问还是I/O访问（输出，三态），输出低电平访问存储器，输出高电平 I/O访问。,（2）WR 写信号（输出，三态），低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号。（
4、3）INTA 中断响应信号（输出），低电平有效，是8088响应外部INTR而发出的响应回答信号。（4）ALE 地址锁存允许信号（输出），高电平有效，是8088发出的选通脉冲，将地址锁存到外部地址锁存器中。（5）DT/R 数据发送/接收信号（输出，三态），输出低电平 接收数据，输出高电平 发送数据。（6）DEN 数据允许信号（输出，三态），低电平有效。,（7）SSO 系统状态信号（输出），与IO/M，DT/R一起，反映8088所执行的操作（如P173.表4-1所示相似）。,（8）HOLD 保持请求（输入），高电平有效，用于直接存储器存取操作，即DMA请求输入信号。（9）HLDA 保持响应信号（输
5、出），DMA响应回答信号。当其他外设要求占用三总线时，就向8088发出HOLD信号，请求接管三总线；8088收到该信号，发出HLDA信号，同时使三总线处于高阻状态，此时外设控制总线，进行DMA传送，传送后，外设撤除HOLD信号。8088也撤除HLDA信号，又控制三总线。,3、最大组态下的引线：,（1）S2，S1，S0 三个状态信号（输出，三态），当8088工作在最大组态时，没有WR，DEN，DT/R，IO/M等对存储器和I/O端口进行读/写操作的直接控制信号输出。这些读/写操作信号，由总线控制器8288根据8088提供的这三根状态信号译码后输出。三状态编码后所对应的操作P173、表4-1所示，
6、即现行总线周期。（2）RQ/GT0，RQ/GT1 总线请求输入/允许（同意）。信号（输入/输出），低电平有效，即最大组态下的DMA请求/允许信号，由外设发来的总线请求信号。CPU发出总线允许信号均由此线传送。允许两个外设发出请求信号，RQ/GT0优先权高于RQ/GT1。,（3）LOCK 锁定信号（输出，三态），低电平有效（该信号由前缀指令LOCK使其有效）；有效时，表示告诉外设的总线主控制设备不能获得对系统的总线控制权。既封锁其他主控制设备，不允许占用总线。,（4）QS0，QS1 队列状态信号（输出），即组合表示了CPU内部指令队列的状态：（4字节单元，存放等待执行）QS1 QS00 0 无操
7、作0 1 取指令的第一个字节 0 队列为空1 1 队列中取出的不是指令第一个字节,4、与组态无关的引线：,（1）RD 读选通信号（输出，三态），低电平有效，有效时，表示正在进行存储器或I/O读。（2）READY 准备就绪信号（输入），高电平有效，它是存储器或I/O口送来的响应信号。CPU寻址的存储器或I/O设备没有准备好时应该将该信号置为低电平，CPU则等待，直至准备好才完成数据传送。（3）TEST 测试信号（输入），低电平有效，它是由WAIT指令来检查的信号。即执行WAIT指令时，CPU监视TEST端，为低电平时，则执行WAIT后面的指令；为高时，CPU进入空转等待状态。用来与外设同步。,（
8、4）INTR 中断请求信号（输入），它是外设发来的可屏蔽中断请求信号，高电平有效（电平触发输入信号），是否响应中断还决定于中断允许标志。,（5）NMI 非屏蔽中断请求信号（输入），它是边沿触发信号，是不可屏蔽的，即只要有非屏蔽中断请求信号，就进入非屏蔽中断服务。（6）RESET 复位信号（输入），即输入 4T 高电平信号，CPU立即结束现行操作，内部复位，再返回低时，重新启动执行：标志清0：F0000H,即禁止可屏蔽中断和单步中断;DS,SS,ES和IP复位为0000H;CS置FFFFH，即一复位则转到FFFF0H单元执行指令.,复位地址,三、电源和定时线,(1)VCC+5V（10%）。（2）
9、GND地线。（3）CLK时钟信号（输入），一般由时钟信号发生器8284输出，它提供8088的定时操作，PC机使用CLK=4.77MHz,周期为210ns。附：倍频80486DX2微处理器内部的时钟与外部的时钟频率不同，当系统时钟进入微处理器内部时，80486DX2会将其倍频，即内部2，如80486DX2-66的系统时钟为33MHz，CPU内部时钟为66MHz（所以内部处理速度快，外部速度慢，太快了速度跟不上）。,4.2 8088的CPU系统,CPU系统的作用 产生系统三总线，由引脚功能可知，还需附加地址锁存器，数据总线驱动器，时钟信号产生器，总线控制器等。一、地址锁存器1.作用将CPU发出的动
10、态地址锁存，即暂存器。因为低8位与高4位地址和数据与状态分时复用，先输出地址，后输出数据/状态，然后利用这些稳定的地址，选择某个存储单元或I/O口来读/写。DMA期间隔离8088与系统总线。,片内总线总线分 芯片总线 系统总线,2.电路：Intel 8282锁存器8位锁存器（8个D锁存器），三态输出。74LS3738D锁存器，三态输出（透明锁存器即允许端G是高电平时，Q输出将跟随数据D输入；当G为低时，输出端将被锁存已经建立起的数据），8根数据输入，8根数据输出，共选通G，共输出控制OE。P.175、图4.3。,二、双向总线驱动器（数据缓冲器）1、作用增加8088的输出数据的驱动能力，隔离系统
11、数据总线与CPU数据线（DMA期间需要隔离），实现双向收发。2、电路Intel 8286收发器（8位总线收发器）；74LS245 8总线传送器，非反相三态门。,三、时钟信号发生器Intel 8284A（P.177.图4-5）1、作用8088内部没有时钟信号产生电路。而用8284向8088及系统提供符合定时要求的时钟信号CLK，准备好信号READY，复位信号RESET。,2、电路Intel 8284。三个功能块：时钟产生电路，复位电路，准备就绪电路。以PC为例：8284内部一晶体震荡器，只要外接一石英晶体，便产生和晶体共振荡频率的时钟OSC，经三分频成CLK时钟信号，再二分 频成PCLK某些外设
12、时钟（主要是8253计数器）。当加电或按CTRL-ALT-DEL键时，开关电源产生电源的RES信号送8284，内部复位逻辑便产生系统复位信号RESET。当等待状态逻辑电路产生的准备就绪RDY及对应地址允许信号AEN有效时，使8284和时钟同步产生准备就绪READY信号。,Intel 8284内部电路框图：,四、最小组态下的CPU系统 将上述器件组合起来，便可构成CPU系统（P179、图47）。,高4位地址，低8位地址，分时复用，必须外锁存，中间8位可以锁存或加244缓冲，在此全部锁存。,数据线可加双向驱动器，或直接输出（小系统）。用8088的数据允许信号DEN接245的G，8088的的收发控制
13、DT/R接245的DIR。最小系统下的控制信号可以直接作系统控制总线，RD，WR和输入输出/存储器选择控制经组合形成存储器读/写，和I/O读/写。组合逻辑电路参见P179、图48。,五、总线控制器82881、作用因为最大组态时，总线控制信号（如ALE、存储器读/写、I/O读写等）不能由8088直接提供，它只提供状态信号S0S2，8088对此译码转换为总线控制信号。,2、电路P178、图46所示；组成：状态译码对S0S2译码；命令信号发生器产生命令信号；控制信号产生器产生总线控制信号；控制逻辑控制8288工作方式。,3、命令信号输出存储器读/写，I/O读/写，中断响应信号。,（1）MRDC存储器
14、读命令（MEMR）通知被选正单元，把数据发送到数据总线上。（2）MWTC存储器写命令（MEMW）把数据线上的数据，写入被选中存储单元。（3）AMWC存储器超前写命令（MEMW），同MWTC，只是提前一个时钟脉冲。（4）IORCI/O读命令（IOR），通知被选中I/O口，把数据发送到数据线上。（5）IOWCI/O写命令（IOW），把数据线上的数据，写入被选中I/O口。（6）AIOWCI/O超前写，同IOWC，超前一个时钟脉冲。,（7）INTA中断响应信号，通知中断外设，它所发生的中断请求已被响应，在INTA有效期内，把中断类型码送DB。IOWC，AIOWC两个时序相同，PC中使用AIOWC。,4
15、、总线控制信号（1）DT/R数据发送/接收信号，以控制数据传送的方向。（2）DEN数据总线允许信号，用来把数据收发器和总线接通。（3）MCE/PDEN设备级联允许/外部数据允许信号（PC机未使用）。（4）ALE地址锁存信号。,五、最大组态下的8088CPU系统,用上述芯片可构成最大组态下的8088CPU系统：P180.图49。,以上CPU系统，即PC/XT机的控制核心电路 由三个373形成地址总线。经245总线驱动器形成数据总线。由8288总线控制控制形式控制总线。,8288的IOB接地，工作在系统总线方式；AEN由总线仲裁逻辑的AEN BRD 控制，AEN反相控制CEN，使之处于正常工作状态
16、；373的OE也由AEN BRD控制；在AEN，CEN无效时，373，8288都为高阻状态，245隔离状态，隔离系统。,在PC中有一个8289总线裁决器，正是因为有它系统才允许多处理器驻留。在系统总线上，总线的裁决根据8088系统的多总线裁决规程进行。80286微机的控制核心80286CPU，82284时钟产生器，3733（82823）地址锁存24位AB，2452（82862）数据（16为DB）收/发器，82288,总线控制器。386/486微机也一样，也是由时钟产生器，地址锁存，数据收/发器，总线控制器及一些门电路组成。（注：无专用的82384/82484，时钟电路也是由门组成；AB、DB的
17、位数不同）。,作业：187.2.6.,4.3 8088 CPU 的时序,计算机是在程序控制下工作的，程序的执行实际上是在时钟脉冲CLK的统一控制下，一个节拍一个节拍地工作时序：CPU的时序告诉人们CPU在每一个特定时刻（时钟周期）究竟执行什麽操作。指令的执行，都要经过取指，译码，执行这一系列动作，都是在CPU统一控制下一步一步进行的，它们都需要一定的时间。如何确定每一个动作的时间呢，由基本时序确定：指令周期，总线周期，时钟周期。,一指令周期、总线周期、T状态（时钟周期）,1T状态8088动作的最小单位，即一个时钟周期。如PC机，CLK为4.77MHz，T=210ns。2指令周期执行一条指令所需
18、要的时间。8088的指令周期是不等长的。MIN2个时钟周期，MAX200个时钟周期（如：16位乘除法指令）。,3总线周期把指令周期划分为一个个总线,周期。完成某些基本动作的时间。基本的总线周期有存储器读/写，I/O端口读/写,中断响应周期。如从存储器中取出一个字节就是一个总线周期。有的指令只需一个总线周期MIN,有的可能有若干（5个）个总线周期MAX，PC机一个基本的总线周期包含4个T；即840ns。,二、最小状态下的典行时序分析,最基本的总线周期是CPU与存储器或外设交换数据。1存储器读周期 一个基本的存储器读周期由4个T状态组成（即4个时钟周期）。要从指定的存储单元读出数据，需要下面一些信
19、息：P182.图410,时钟脉冲 IO/M 高4位地址/状态 中间8位地址A15-A8 低8位地址/数AD7-AD0 地址锁存ALE 读RD 数据发送/DT/R 数据允许DEN,由IO/M确定是与存储器通信，在T1状态开始变为低有效；,必须确定地址，由20条地址线确定，在T1状态开始20位地址有效；因为分时复用，由ALE锁存地址，在T1状态开始ALE有效ALE结束锁存地址；因为分时复用，在T2状态转换为状态信号或三态，为后面读作准备；地址锁存后，就可以读，在T2状态开始RD有效;因为一般有数据收发器，在T1状态数据收发控制DT/R变为低有效；在T2状态数据允许DEN变为有效；在T3状态开始，数
20、据有效，在T3的下降沿采样数据线，获取数据；,由时序可知，所需信息,多数信息在T1有效；T2状态转换，另一部分信息有效；T3工作状态（读数）；T4恢复状态。,若存储器速度较慢，不能满足基本的时序要求，则可用一个产生READY信号的电路，在T3和T4之间插入TW，以解决与存储器时间的配合。参见P182、图4-11。在T3状态开始采样READY线为低，则插入TW，只有为高时才转T4。,2存储器写周期由4个T组成.P.183 图4-12.和读相似,区别:,相同:IO/M 低电平有效;20位AB有效；ALE高电平有效;DEN低电平有效.,主要区别：,在T2状态时,数据有效(读在T3有效).WR在T2状
21、态有效(读RD有效).发/收DT/R应为高有效(读为低有效).同样可插入TW状态.,3.I/O读周期,在图4-10中,IO/M控制为高电平,地址只需低16位.,4.I/O写周期,在图4-12中,IO/M控制为高电平,地址只需低16位。,三.最大状态下的典型时序分析,即PC机中时序.1.存储器读周期 P.186.图4-15与最小状态下图4-10是相似的:20位AB有效;ALE高电平有效;RD,DEN,DT/R低电平有效。,主要区别：,在最大方式下,无IO/M信号,访问存储器或I/O口由状态S2S1S0经8288译码控制,存储器读时S2S1S0=101.时序中S2S1S0IO/M，在T4前转换为过
22、渡状态S2S1S0=111.读控制所需的4种控制信号（ALE，RD，DEN，DTR）,不由CPU直接输出,而由8288产生.,2.存储器写周期P.186 图4-16与最小状态下图4-12是相似的:,20位AB有效;ALE，DTR 高电平有效;WR,DEN低电平有效;,主要区别：,用S2S1S0=110 IO/M,以选择存储器写.4种控制信号,由8288提供.写信号有两种:存储器超前写AMWC在T2开始 效.MWTC在T3开始有效(比最小状态下WR迟一 个T状态).,3.I/O读周期P.187 图4-17与最小状态下的图4-10是相似的:,16位AB有效;ALE高电平有效；RD,DEN,DT/R
23、 低电平有效.,主要区别：,用S2S1S0=001 IO/M.I/O速度慢,总插入TW状态,基本I/O读由5个T组成.访问外设,只需16位地址,A19-A16为0(不用).读命令为IORC,TW下降沿采样数据.4控制信号由8288产生,DEN在T3有效,DT/R低有效.,4.I/O写周期与IO读的区别.,S2S1S0=010IO/M.写信号,使用I/O超前写AIOWC(IOWC未用).DEN在T2有效,DT/R高有效。,总结：,学习时序,有助于掌握CPU的内部操作和总线操作原理,更好地解决CPU与存储器或I/O外设接口之间的时序配合问题,实现实时控制.一个计算机应用系统,多个电路连接不但要有正确的逻辑关系,而且必须有正确的时序配合,这样才能使各部件协调一致地工作,以实现规定操作.一般应尽可能选择同一系列的存储器和外围芯片,因为这些产品在设计上已考虑了其时序的匹配性,应用时仅需考虑前后之间的逻辑关系,从而简化系统的设计.后面学习重点是考虑逻辑关系,较少考虑时序的匹配性.能正确利用有效信号控制接口电路.,作业:,P187.9.10.12,
