微机原理与接口第二章-微处理器.ppt

《微机原理与接口第二章-微处理器.ppt》由会员分享，可在线阅读，更多相关《微机原理与接口第二章-微处理器.ppt（88页珍藏版）》请在三一办公上搜索。

1、 微机原理与接口技术(第二版),主讲：田娟,信息工程学院 电子信息教研室,邮箱：电话：,第2章 微 处 理 器,2.1 8086/8088CPU结构（重点）2.2 8086/8088CPU时序及引脚功能（了解）2.3 8086/8088中断系统（重点）2.4 8086系统配置及总线操作（了解）2.5 32位微处理器编程结构简介（自学）,2.1 8086/8088CPU结构,2.1.1 8086/8088CPU 内部结构,8086/8088 CPU的内部结构包含两大部分：指令执行单元EU（Execution Unit）和总线接口单元BIU（Bus Interface Unit）。EU从BIU的指

2、令队列中取出指令，执行指令。BIU完成取指令，读操作数，送结果，所有与外部的操作由其完成。BIU和EU的操作是并行的。若需要访问内存或I/O端口，则由EU向BIU发出访问所需要的地址，在BIU中形成物理地址，然后访问内存或I/O端口，得到操作数后送到EU，或将结果到送指定的内存单元或I/O端口。这种并行工作方式，大大提高了系统工作效率。,EU完成指令译码和执行指令的工作。EU从BIU的指令队列中取得指令，并在ALU上执行指令；然后将处理的结果送回BIU，由BIU进行存储处理。它由ALU、标志寄存器、通用寄存器、暂存器、控制部件等组成。算术逻辑运算单元ALU标志寄存器FLAGS（详见）通用寄存器

3、组（详见）EU控制器：接收从BIU的指令流队列中取来的指令，经过指令译码器译码，形成各种控制信 号，对EU的各个部件实现完成规定的操作。,指令执行部件EU,BIU具有地址形成、取指令、指令排队、读/写操作数和总线控制的功能，它是CPU与外部（内存和I/O端口）的接口，它提供了16位双向数据总线和20位地址总线，完成所有外部总线操作。它由4个16位段寄存器、16位指令指针IP和内部暂存器、6字节（8088为4字节）指令队列缓存器、20位地址加法器以及总线控制逻辑部件等组成。段寄存器 指令指针寄存器IP 地址加法器 指令队列缓存器 总线控制逻辑,总线接口部件BIU,段寄存器（结合）,8086/80

4、88CPU内部设置了4个16位段寄存器，它们分别是CS（Code Segment Register，代码段寄存器）、DS（Data Segment Register，数据段寄存器）、SS（Stack Segment Register，堆栈段寄存器）、ES（Extra Segment Register，附加段寄存器），由它们给出相应逻辑段的首地址，称为“段基址”。CS：内存放可执行的指令代码段基址。DS、ES：内存放操作的数据段基址。SS：开辟为程序执行中所要用的堆栈区，采用先进后出（FILO）的方式访问它。,指令指针寄存器（结合）,8086/8088CPU中设置了一个16位指令指针寄存器IP（

5、Instruction Pointer），用来存放将要执行的下一条指令在现行代码段CS中的偏移地址。8086程序不能直接访问IP，但是可以通过某些指令修改IP的内容。,地址加法器（结合）,功能：用来计算20位存储单元的物理地址。8086/8088系统有20位地址线，可寻址1MB字节的存储空间，而8086为16位机，CPU内部寄存器只有16位，可寻址216B=64KB。为了解决这一矛盾，8086/8088 CPU采用了将存储器地址空间分段管理的方法，即将1 MB空间划分成若干个逻辑段，每个逻辑段的最大长度为64KB。,存储器中的每个存储单元都可以用两个形式的地址来表示：物理地址PA（Physic

6、al Address）和逻辑地址LA（Logic Address）。把段起始地址的高16位称为段基地址，相对于段起始地址的一个偏移量称为偏移地址（也叫有效地址EA或段内地址），把“段基地址：偏移地址”的表示形式称为存储单元的逻辑地址，逻辑地址也是编程时采用的地址形式。物理地址PA：内存的绝对地址，地址范围是“00000FFFFFH”，是CPU访问内存的实际寻址地址。物理地址由逻辑地址变换而来。物理地址=段基址16+偏移地址，物理地址在BIU的地址加法器中形成。,地址加法器（续）,【例2-2】CS存放当前代码段基地址，IP存放了下一条要执行指令的段内偏移地址，若 CS=2000H，IP=003A

7、H，则物理地址=CS16+IP=2000H10H+003AH=2003AH,例题,计算逻辑地址035AH：32B8H的物理地址PA。,练习,答案：06858H,指令队列缓存器,功能：用来暂时存放从存储器中取出的指令。指令队列采用FIFO（First Input First Output，先进先出）的管理方式，允许预取6字节的指令代码（8088为4字节）。,总线控制逻辑,功能：用于产生存储器读/写、I/O读/写控制信号。,补 充 知 识,指令队列缓存器的工作原理：,取指时，取来的指令存入队列缓冲器，缓冲器中有一条指令，EU就开始执行。指令队列缓冲器中只要有2个（8088为1个）字节“空”时，BI

8、U便自动执行取指操作填满缓冲寄存器。在EU执行指令的过程中，指令需要对存储器或I/O设备进行数据存取时，BIU将在执行完现行取指令的存储器周期后，下一个周期对指定的存储器单元或I/O设备进行存取操作，交换的数据经BIU由EU进行处理。当EU执行完转移、调用和返回指令时，则要清除指令队列缓冲器，并要求BIU从新的地址重新开始取指令，新取的第一条指令将直接送到EU去执行，随后取来的指令填入指令队列。,8088的指令执行过程,返回,2.1 8086/8088CPU结构,2.1.2 8086/8088寄存器结构,寄存器可以用来存放运算过程中所需要的操作数地址、操作数及中间结果。8086微处理器内部包含

9、有4组16位寄存器，它们分别是通用寄存器组、段寄存器、指针和变址寄存器、指令指针寄存器和标志位寄存器，如图2-2所示。,16位标志寄存器，用来存放运算结果的特征。其中7位没有定义，其余9位分成两类：状态标志：表示运算后结果的状态特征它影响后面的操作，有6位：CF、PF、AF、ZF、SF和OF。控制标志，用来控制CPU操作，有3个：TF、IF和DF。具体格式如图2-3。,标志寄存器FLAGS,状态标志位：用来反映EU执行算术或逻辑运算以后的 结果特征。,CF：进位标志 CF=1表示指令执行结果在最高位产生了一个进位或借位；CF=0表示无进位或借位产生。AF：辅助进位标志（又叫半进位标志）AF=1

10、表示字节操作时，结果的低4位产生了一个进位或借位；AF=0表示无进位或借位产生。OF：溢出标志 OF=1表示带符号数在进行算术运算时产生了算术溢出；OF=0表示无溢出。,控制标志位：用来控制CPU的操作，它由程序设置或由程序清除。,DF：方向标志。用来控制数据串操作指令的地址步进方向。DF=1表示数据串指令将以地址的递减顺序对数据串数据进行处理；DF=0表示数据串指令将以地址的递增顺序对数据串数据进行处理。IF：中断允许标志。IF=1表示8086CPU开中断；IF=0表示8086CPU关中断。TF：陷阱标志或单步操作标志。TF=1表示8086CPU处于单步工作方式；TF=0表示8086CPU正

11、常执行程序。,2.1 8086/8088CPU结构,2.1.3 8086/8088存储器与I/O组织,I/O内存地址分段及合成（略）逻辑地址来源（理解）8086内存的分体结构及访问方法（了解）专用和保留的存储器单元（自学）8086的I/O组织（重点）,逻辑地址来源 由于访问内存的操作类型不同，BIU所使用的逻辑地址来源也不同，如表2-1所示。,图2-6是段寄存器与其它寄存器组合寻址存储单元的示意图,8086系统中，1MB的存储空间分成两个存储体：偶地址存储体和奇地址存储体，各为512KB，示意图如图2-7所示。对于任何一个存储体，只需要用19位地址码A19A1就够了，最低地址码A0用于区分当前

12、访问哪一个存储体。当A0=0时，表示访问偶地址存储体，偶地址存储体与数据总线低8位相连，从低8位数据总线读/写一个字节。当A0=1表示访问奇地址存储体。8086系统设置一个高位有效控制信号。与A0相互配合使得CPU可以访问两个存储体中的一个字节。,8086内存的分体结构及访问方法,两个存储体与CPU总线之间的连接如图2-8所示。奇地址存储体的片选端受控于信号，偶地址存储体的片选端受控于地址线A0。内存中存放的信息称为存储单元的内容，例如，存储单元00100H中的内容为34H，表示为(00100H)=34H。一个字在内存中按相邻两个字节存放，存入时以低位字节在低地址，高位字节在高地址的次序存放，

13、字单元的地址以低位地址表示。一个字可以从偶地址开始存放，也可以从奇地址开始存放，8086CPU访问内存时，都是以字为单位进行的，并从偶地址开始。这种存放方式也称作“对准存放”。当CPU读/写一个字时，如果字单元地址从偶地址开始，那么只需要访问一次内存；如果字单元地址从奇地址开始，那么CPU需要两次访问内存，第一次取奇地址上数据(偶地址8位数据被忽略)，第二次取偶地址上数据(奇地址8位数据被忽略)。因此，为了加快程序运行速度，编程时要采用“对准存放”的方式。,00000H003FFH：存放中断向量表（详见），每个中断向量占4个字节，前2个字节存放中断处理服务程序入口的偏移地址，后2个字节存放中断

14、处理服务程序入口的段地址。因此1KB区域可以存放256个中断服务程序的入口地址。B0000HB0FFFH：单色显示器的视频缓冲区，存放单色显示器当前屏幕显示字符所对应的ASCII码及其属性。B8000HBBFFFH：彩色显示器的视频缓冲区，存放彩色显示器当前屏幕像素点所对应的代码。FFFF0HFFFFFH：存放一条无条件转移指令，使系统在上电或复位时，自动跳转到系统的初始化程序。这个区域被包含在系统的ROM范围内，在ROM中驻留着系统的基本I/O系统程序，即BIOS。,专用和保留的存储器单元,8086微处理器和外部设备之间是通过I/O接口电路进行联系，以达到相互间传输信息的目的，每个I/O接口

15、都有一个端口或几个端口。端口（详见）：是指I/O接口电路中供CPU直接存取访问的那些寄存器或某些特定电路。端口地址：一个I/O接口包括若干个端口，如数据、命令、状态、方式端口等，微机系统要为每个端口分配一个地址号，称为端口地址。各个端口地址和存储单元地址一样，应具有唯一性。,8086的I/O组织,补 充 知 识,8086微处理器用地址总线的低16位作为对8位I/O端口的寻址线，可访问的8位I/O端口有65536个；两个编号相邻的8位端口可以组成一个16位的端口。一个8位的I/O设备既可以连接在数据总线的高8位上，也可以连接在数据总线的低8位上。微机系统的I/O端口有以下两种编址方式：统一编址（

16、如单片机）。独立编址（如8086）。,8086的I/O组织（续）,统一编址也称“存储器映射方式”（Memory Mapped）。在这种编址方式下，端口和存储单元统一编址，即将I/O端口地址置于1MB的存储器空间中，在整个存储空间中划出一部分空间给外设端口，把它们看作存储器单元对待，见图2-9（a）。CPU访问存储器的各种寻址方式都可用于寻址端口，访问端口和访问存储器的指令在形式上完全一样。统一编址的主要优点是无需专门的I/O指令，对端口操作的指令类型多，简化了指令系统的设计。不仅可以对端口进行数据传送，还可以对端口内容进行算术/逻辑运算和移位等操作，端口操作灵活，有比较大的编址空间。缺点是端口

17、占用存储器的地址空间，使存储器容量更加紧张，同时端口指令的长度增加，执行时间较长，端口地址译码器较复杂。,统一编址,独立编址也称“I/O映射方式”（I/O Mapped）。这种方式的端口单独编址构成一个I/O空间，不占用存储器地址，故称“独立编址”方式，见图2-9（b）。CPU设置了专门的输入和输出指令（IN和OUT）来访问端口。在采用独立编址方式时，CPU提供控制信号M/IO区别是寻址内存还是I/O端口。8086微处理器在执行访问存储器指令时，M/IO信号为高电平，通知外部电路CPU访问存储器，当8086微处理器执行输入/输出指令时，而M/IO为低电平，表明CPU在访问I/O端口。在这种方式

18、下，端口所需的地址线较少，地址译码器较简单，采用专用的I/O指令，执行时间少，指令长度短。端口操作指令形式上与存储器操作指令有明显区别，优点是程序编制与阅读较清晰。缺点是输入输出指令类别少，一般只能进行传送操作。,独立编址,2.2 8086/8088CPU时序及引脚功能,2.2.1 8086 CPU 时序的概念,时钟周期、总线周期和指令周期,8086微处理器由外部一片8284A时钟信号发生器提供主频5Mhz的时钟信号，在时钟节拍的作用下，CPU一步一步顺序执行指令。时钟周期（Clock Cycle）：是CPU指令执行时间的刻度，用T表示时钟周期，由计算机主频决定。总线周期（Bus Cycle）

19、：指令执行过程中，访问存储器和访问I/O端口的操作都统一交给总线完成，每一次访问都称为一个总线周期。（读总线周期和写总线周期）在8086/8088 CPU中，每个总线周期至少包含4个时钟周期（T1T4），习惯上将4个时钟周期分别称为4个T状态，即T1状态、T2状态、T3状态和T4状态。一般情况下在总线周期的T1状态传送地址，T2T4状态传送数据。,指令周期（Insttuction Cycle）：CPU每条指令的执行都由取指令（fetch）、译码（decode）执行（excute）等操作组成，CPU从存储器读取并执行一条指令的时间称为指令周期，一个指令周期由一个或几个总线周期组成，不同指令的指令

20、周期的长短是不同的。,时钟周期、总线周期和指令周期（续）,在T1状态，CPU往多路复用总线上发出地址信息，以指出要寻址的存储单元或外设端口的地址。在T2状态，CPU从总线上撤销地址，使总线的低16位浮置成高阻状态，为传输数据作准备。在T3状态，多路总线的高4位继续提供状态信息，低16位上出现由CPU写出的数据或者CPU从存储器或端口读入的数据。由于外设或存储器速度较慢，常常不能及时配合CPU传送数据。这时，外设或存储器会通过READY信号线在T4状态启动之前向CPU发一个“数据未准备好”信号，于是CPU会在T3之后插入1个或多个附加的时钟周期Tw(Wait，等待状态)。在Tw状态，总线和T3状

21、态的信息一样。当指定的存储器或外设完、成数据传送时，便在READY线上发出“准备好”信号，CPU接收到这一信号后，会自动脱离Tw状态而进入T4状态。在T4状态，总线周期结束。只有在CPU和内存或I/O接口之间传输数据，以及填充指令队列时，CPU才执行总线周期。如果在1个总线周期之后，不立即执行下一个总线周期，那么，系统总线就处在空闲状态，此时，执行空闲周期TI。,8086总线周期时序,空闲周期,只有在CPU和内存或I/O接口之间传输数据时，CPU才执行总线周期，若CPU不执行总线周期（不进行存储器或I/O操作），则总线接口执行空闲周期（一系列的TI状态）在这些空闲周期，CPU在高位地址线上仍然

22、驱动上一个机器周期的状态信息（S6S3）。而数据总线上信号不同。若在上一个总线周期是写周期输出，则在空转状态，CPU在AD15AD0上仍输出一个总线周期上要写的数据，直至下一个总线周期的开始。若前一个总线周期是读周期，则AD15AD0在TI状态处于高阻状态。在空闲周期中，虽然CPU对总线进行空操作，但是CPU内部操作仍然进行，即EU部件在工作。所以说，总线空操作是BIU对EU的等待。,8086 CPU芯片采用40条引脚的双列直插式封装，外部引脚如图2-12，包括16条数据线（外部数据总线），20条地址线（外部地址总线），5条状态线，17条输入/输出控制线，加上控制信号，电源和地线，芯片所需的引

23、脚比较多，由于制造工艺的限制，部分引脚采用了分时复用的方式，即一条引脚有一个以上的用途。8086/8088CPU有最小和最大两种工作模式，两种方式的选择是由硬件设定的。下表说明了最小模式和最大模式特点。,2.2 8086/8088CPU时序及引脚功能,2.2.2 8086 CPU 的工作模式,2.2.3 8086 CPU最小模式下的引脚定义,ADl5AD0：地址/数据线（双向，三态）A19/S6A16/S3：地址/状态线（双向，三态）NMI：不可屏蔽中断请求信号（输入），正跳变有效INTR：可屏蔽中断请求信号（输入），高电平有效 CLK：时钟信号（输入）RESET（P36表2-5）：复位信号（

24、输入），高电平有效READY：准备就绪信号（输入），高电平有效：测试信号（输入），低电平有效：中断响应信号（输出），低电平有效ALE:地址锁存允许信号（输出），高电平有效,2.2 8086/8088CPU时序及引脚功能,：数据允许信号（输出），低电平有效DT/：数据发送/接收控制信号（输出）M/：内存或I/O端口控制信号（输出）：写选通信号（输出），低电平有效HLDA：总线保持响应信号（输出），高电平有效HOLD：总线保持请求信号（输入），高电平有效：读选通信号（输出），低电平有效MN/：最小/最大工作模式选择信号，输入/S7：高8位数据总线允许/状态信号（输出）VCC（+5V）：电源端，GN

25、D（地）：接地端,2.2.3 8086 CPU最小模式下的引脚定义（续）,2.2 8086/8088CPU时序及引脚功能,2.2.4 8086 CPU最大模式下的引脚定义（自学）,见课本P38。,2.2 8086/8088CPU时序及引脚功能,8088的外部数据总线为8位，所以分时复用的地址/数据只有AD7AD08位，而A15A8为地址输出线。8088的输入/输出存储器控制信号为IO/，即高电平表示访问I/O设备，低电平表示访问存储器，与8086相反。8088只能进行8位数据传输，信号不需要了，改为,DT/、IO/一起决定最小模式下的总线操作周期，表2-7（见课本P39）指出了具体的组合关系。

26、,2.2.5 8088 的引脚与8086的区别,2.2 8086/8088CPU时序及引脚功能,补 充 知 识,2.3 8086/8088中断系统,中断的基本概念（结合）,中断是指CPU正常运行程序的过程中，CPU内部或外部的某些事件或紧急、异常情况需要及时处理，导致CPU暂停正在执行的程序，转去执行处理该事件的程序，并在处理完毕返回原程序处继续执行被暂停的程序，这一过程称为中断。中断时，被打断执行的程序中下一条被暂停执行的指令所在的地址称为断点。,2.3 8086/8088中断系统,与中断有关的基本概念（结合7.1）,中断源：能引起CPU产生程序中断的随机事件叫做中断源。中断源主要分为两大类

27、：内部中断源和外部中断源。内部中断源即中断源在微处理器内部。外部中断源，即引起中断的原因是外部设备。中断系统：指能够实现计算机的中断功能而配置的相关硬件、软件的集合。中断类型码：中断系统为区别不同种类的中断源，一般采用若干位二进制编码进行区分。方法是为每个中断源分配一个不同的编码，称为中断类型码。中断处理过程（结合）：从中断源向CPU发出中断请求信号到CPU将这一请求处理完成的过程，叫做中断处理过程。这一过程包括：中断请求、中断响应、中断处理和中断返回4个步骤。中断优先级：指每个中断源在接受CPU服务时的优先等级。中断嵌套（结合）：指CPU在执行低级别中断处理子程序时，有较高级别的中断请求产生

28、，CPU能够暂停执行级别低的中断处理子程序，转去处理这个级别高的中断，处理完后再返回低级别的中断处理子程序继续运行。,图7-1 中断过程示意图（见课本P212）,图7-4 中断嵌套示意图（见课本P215）,2.3 8086/8088中断系统,2.3.1 微机的中断类型,8086/8088CPU的中断类型码使用8位二进制数，范围为0255，可以处理256种不同类型的中断，CPU根据中断类型码来识别不同的中断源。这256个中断源可分为两大类：一类是外设接口的中断请求，由CPU的引脚引入，中断源来自CPU外部，故称外部中断（又称硬件中断）。另一类在执行指令时引起，来自CPU的内部，故称内部中断（又称

29、软件中断）。,图2-14 8086微机的中断来源,定义：外部中断是由外部中断源对CPU产生的中断请求。分类：根据外部中断源是否受8086/8088 CPU标志寄存器的中断允许标志位（IF）的影响，将中断分为非屏蔽中断NMI和可屏蔽中断INTR两种。,外部中断,非屏蔽中断,非屏蔽中断从引脚NMI引入，不受CPU中断IF的影响，一旦有中断请求，CPU必须响应。类型号为02H。NMI中断可用来处理微机系统的紧急状态，优先级别高于可屏蔽中断。,可屏蔽中断,可屏蔽中断请求信号从引脚INTR引入，受CPU中断IF的影响。当外设有中断请求且IF=1时，一般情况下CPU执行完本条指令后予以响应。随后CPU将执

30、行两个连续的总线周期响应中断，送出两个中断响应信号INTA（负脉冲）。,内部中断,定义：内部中断是指CPU内部事件及执行软中断指令所产生的中断请求，与硬件无关，又称为软件中断。分类：已定义的内部中断有5个。除法错中断：类型号为00H，由CPU自身产生。单步中断：类型号为01H，由CPU对TF的测试产生。断点中断：类型号为03H，执行INT 3指令或设置断点产生。溢出中断（结合课本P112）：类型号为04H，当OF=1（带符号数运算）时产生。指令中断（软中断，结合课本P111）：执行INT n指令产生。,中断由CPU内部引起，中断类型码的获得与外部无关，CPU不需要执行中断响应周期去获得中断类型

31、码，中断矢量号由CPU自动提供。除单步中断外，内部中断无法用软件禁止，不受IF的影响，即都不能通过执行CLI指令使IF位清零来禁止对它们的响应。除单步中断外，任何内部中断的优先权都比外部中断高。8086CPU的中断优先权由高到低顺序为：内部中断（除法出错中断、指令中断、溢出中断、断点中断）、NMI中断、INTR中断和单步中断。内部中断没有随机性，这一点与调用子程序非常相似。,小结,软件中断的特点（P41）,2.3.2 微机的中断向量表,8086/8088 CPU 是采用向量中断的方式来处理对可屏蔽中断的响应。向量中断是指连接外部中断源的接口电路向CPU提供中断类型号，CPU根据类型号确定中断服

32、务程序入口地址信息的中断方式，也称为矢量中断。中断向量：实际上就是中断服务程序的入口地址。每个中断向量为4个字节，两个高字节用于存放中断服务程序的段地址，两个低字节用于存放中断服务程序的偏移量。中断向量表：存放中断向量的存储区称为中断向量表。各中断向量在中断向量表中按中断类型码从0到255顺序存放。中断向量表地址：由中断类型号计算出相应的中断向量在表中存放的位置，称为中断向量表地址，或称为中断向量指针。中断类型号4=中断向量指针的低地址（IP）中断类型号4+2=中断向量指针的高地址（CS）,2.3 8086/8088中断系统,图2-15 微机中断向量表,补充例题,已知矢量表的内容如表中所示。当

33、发生中断类型号0AH的中断时，问中断处理程序的入口地址是多少？,答案：CS=0123H IP=3040H,2.4 8086系统配置及总线操作,2.4.1 最小模式系统配置,在最小模式系统中，除了8086 CPU，内存及I/O接口芯片外，还要加入：1片8284A时钟发生器；3片8282/8283或74LS373，作为地址锁存器；2片8286/8287或74LS245，作为双向数据总线收发器。,8284A时钟信号发生器,CPU与内存（或I/O端口）进行数据交换时，CPU首先要送出地址信号，然后再发出控制信号及传送数据。由于8086引脚限制，地址和数据分时复用一组总线，所以加入地址锁存器，先锁存地址

34、，使在读/写总线周期内地址稳定。8282/8283是三态缓冲的8位数据锁存器，在最小模式系统中作地址锁存器用，20位物理地址需要用3片。8282的输入和输出信号是同相的，引脚结构如图2-19所示；8283的输入和输出信号反相。CPU在读/写总线周期的T1状态把20位地址和信号送到总线上，在地址锁存允许信号ALE有效时，将地址和锁存到8282/8283锁存器中，由于引脚接地，使CPU输出的地址码（锁存在8282中）和信号稳定地输出到地址总线及控制总线上。74LS373的功能与8282相同，在IBM PC/XT的系统板中作地址锁存器。,地址锁存器8282/8283,DI7DI0：8位数据输入；DO

35、7DO0：8位数据输出。STB：选通信号；：输出允许信号。STB是选通信号，与CPU的地址锁存允许信号ALE相连，当STB端选通信号出现，8位输入数据锁存到8个D触发器中。是输出允许信号，由外部输入的控制信号，当为低电平时，锁存器中的8位数据输出到数据（地址）总线上，当为高电平时，输出端呈高阻状态，在不带DMA控制器的8086单处理器系统中，信号接地。,补 充 知 识,74LS373：片内是8个输出带三态门的D锁存器。由8个D门组成，8个输入端1D8D、8个输出端1Q8Q，2个控制端 和 G。74LS273和74LS377：是带清除端/CLR的8D触发器。,74LS373的真值表,注:H为高电

36、平，L为低电平，Q0为原状态，Z为高阻抗，为任意值。74LS373锁存器主要用于锁存地址信息、数据信息。,补 充 知 识,补 充 知 识,74LS373的内部结构图,补 充 知 识,74LS373组成的地址锁存电路,8086CPU驱动数据的负载能力有限，当挂在数据总线上的部件增加时，可以利用双向数据总线收发器8286/8287来增加驱动能力。8286/8287是三态8位双向数据收发器，8286数据输入与输出同相，引脚结构如图2-20所示；8287数据输入与输出反相。,双向数据总线收发器8286/8287,A7A0：输入/输出数据线；B7B0：输入/输出数据线。T：控制数据传送方向；：输出允许信

37、号。是输出允许信号，控制数据收发器的开启，当=0时，允许数据通过8286，当=1时，禁止数据通过8286，输出呈高阻状态。在8086/8088系统中，端与CPU的数据允许信号端相连，控制CPU与内存或I/O端口允许或禁止进行数据交换。T信号控制数据传送方向，当T=1时，8位数据从A7A0传送到B7B0，当T=0时，8位数据反向传送，从B7B0传送到A7A0。T端与CPU的数据发送/接收信号端DT/相连，控制8位数据是从CPU向内存或I/O端口写入，还是数据由内存或I/O端口向CPU读出。,补 充 知 识,74LS245组成的数据收发电路,2.4.2 最小模式下的总线操作,2.4 8086系统配

38、置及总线操作,图2-21 8086最小模式读总线时序,图2-21 8086最小模式读总线时序,图2-21 8086最小模式读总线时序,图2-21 8086最小模式读总线时序,8086最小模式总线读操作时序,补 充 知 识,图2-22 8086最小模式写总线时序,图2-22 8086最小模式写总线时序,8086最小模式总线写操作时序,补 充 知 识,小结,8086最小模式读总线周期和写总线周期的比较,在T1状态，DT/信号为高电平，表示本总线周期为写周期；DT/信号为低电平，表示本总线周期为读周期。在T2状态，地址信号发出后，CPU立即向地址/数据总线AD15AD0发出数据（写周期），数据信号保持到T4状态的中间，使内存或外设一旦准备好即可从数据总线取走数据。写信号为，读信号为，在T2状态有效，维持到T4状态，选通内存或I/O端口的写入或读出。,2.4.3 最大模式系统配置（自学）,见课本P48。,2.4 8086系统配置及总线操作,2.4.4 最大模式下的总线操作（自学）,见课本P50。,2.4 8086系统配置及总线操作,2.5 32位微处理器编程结构简介,Thank You!,