数字电路与逻辑设计第6章1120中规模计数器的级联.ppt

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1、,M=12,例：分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下QD、QC、QB、QA的波形，并指出计数器的模是多少？,N M 的实现方法：,设需用模M集成计数器（异步清零、同步置数）组成模N 计数器,反馈清零法,反馈置数法,利用清零输入端，使电路计数到N+1状态时产生清零操作，越过后续MN个状态实现模N计数,利用计数器的置数功能，通过进位输出给计数器置数M-N，跳过0至M-N的状态实现模N计数,用集成计数器构成任意进制计数器小结：,思考：若计数器为同步清零和异步置数，其反馈清零法和反馈置数法与上述有何不同,N M 的实现方法：,采用多片M进制计数器构成,各芯片可以连接为串行进位方

2、式或并行进位方式,对于扩展为M的计数器再采用反馈清零或反馈置数进行设计,中规模计数器的级联,级联后的中规模计数器同样可以通过复位或者预置来改变整个计数器的模值。有两种基本的做法：a、一种是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。b、另一种是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只有级联后计数器的模值可以被分解为几个整数的乘积时，才可以用第二种方法。,3、双时钟4位二进制同步可逆计数器 74LS193,集成计数器,异步清零：,异步预置数：,3、双时钟4位二进制同步可逆计数器 74LS193,同步加计数：,同步减计

3、数：,CR=1,CR=0,LD=0,CR=0,LD=1,CP+=,CR=0,LD=1,CP-=,集成计数器,0 1 1 1 X X X X 保 持,集成计数器,74LS193时序图,四位二进制可逆计数器CT74193,中规模计数器,D A:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD QA:高位低位,（一）逻辑符号,加到最大值时产生进位信号QCC=0,减到最大值时产生借位信号QDD=0,4.异步十进制计数器74xx290,（1）74xx290的功能,输出端,异步计数器相关连接,时钟输入端,直接清零端,直接置9端,二进制计数器,五进制计数器,十进制计数

4、器,（1）74LS290的功能,二进制计数器 CPA QA,五进制计数器CPB QD QC QB,0,0,74xx290的功能表,在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0,只有在R0(1)和R0(2)同时为1时，才能清零,例 1：采用CT74290 设计M=6计数器,方法一：利用R端,M=6 态序表 NQDQCQBQA00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 0,0110,0000,例 2：采用CT74290 设计M=7计数器,M=7 态序表 NQDQCQB QA00 0 0 010 0 0 120 0

5、1 030 0 1 140 1 0 050 1 0 160 1 1 071 0 0 1,方法二：利用S 端,1001,0110,例 3：用CT74290 设计M=10计数器,M=10 态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0,要求：采用5421码计数,三、寄存器，移位寄存器。寄存器是一种常用的时序逻辑电路,用来存储多位二进 制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制代码，因此，用n个触发器和一些起控制作用的

6、门电路，可以组成 n位寄存器。按功能划分，寄存器可分为：数码寄存器 移位寄存器 1、数码寄存器,1D CI,DI,存数指令,Q,Q,1、数码寄存器 数码寄存器是能够存放二进制数码的电路。由于 触发器具有记忆功能，因此可以作为数码寄存器 的电路。下图为由D触发器实现寄存一位数码的寄存单元。工作原理：若DI=0，在存数指令的作用下，Qn+1=0，若DI=1，在存数指令的作用下，Qn+1=1。,这样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。这样寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。一个多位的数码寄存器，可以看作是多个触发器

7、的并行使用。,、移位寄存器 移位寄存器是一个同步时序电路，除具有存放数 码的功能外，还具有将数码移位的功能，即在时钟CP 作用下，能够把寄存器中存放的数码依次左移或右移。,下图为由4个D触发器构成的4位左移的移位寄存器 由图可见：Q1n+1=VI，Q2n+1=Q1n Q3n+1=Q2n，Q4n+1=Q3n,1D4 CI,1D4 CI,1D4 CI,1D4 CI,Q4,Q3,Q2,Q1,输入 VI,CP,就实现了数码在移存脉冲作用下，向左依位移存。同理可构成右移位寄存器。,1011,1,1,1,1,0,0,1,0,1,1,双向寄存器 同时具有左移和右移的功能，是左移还是右移取决于 移存控制信号M

8、。如图所示 由图可写出各级D触发器的状态转移方程：Q4n+1=AM+MQ3n 其中，A为右移输入数码 Q3n+1=MQ4n+MQ2n B为左移输入数码 Q2n+1=MQ3n+MQ1n Q1n+1=MQ2n+MB,当M=1时，Q4n+1=A Q3n+1=Q4n Q2n+1=Q3n Q1n+1=Q2n 因此，在移存脉冲CP作用下，实现右移移位寄存功能。当M=0时，Q4n+1=Q3n Q3n+1=Q2n Q2n+1=Q1n Q1n+1=B 因此，在移存脉冲CP作用下，实现左移移位寄存功能。,所以在双向移位寄存器中，我们可通过控制M的取值来完成左右移功能。在上例中，M=1时，完成右移功能；M=0时，完

9、成左移功能。,移位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动,移位寄存器,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,右移位寄存器,移位寄存器的逻辑功能分类,实现数码串并行转换 通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行 串并行转换或并串转换。,移位寄存器的应用,并入并出、并入串出、串入并出、串入串出,移位寄存器的应用,并入并出数据寄存,并入串出多位数据共信道传输,串入并出共信道传输数据接收,串入串出数字延迟,可变长度移位寄存器,A、串行转换成并行（5单位信息的串并转换电路）组成：由两部分:5位右移移位

10、寄存器,5个与门组成的并行读出电路.5单位信息：是由5位二进制数码组成一个信 息的代码。并行读出脉冲必须在经过5个移存脉冲后出 现，并且和移存脉冲出现的时间错开。,1D CI,1D CI,1D CI,1D CI,1D CI,并行读出指令,串行输入,移存脉冲CP,D5,D4,D3,D2,D1,Q1,Q2,Q3,Q4,Q5,11001,分析：假设串行输入的数码为10011（左边先入）,串并行转换状态表,波形：,并行输出脉冲,移存脉冲,Q1,Q2,Q3,Q4,Q5,1,1,0,0,1,1,0,0,1,B 并行转换为串行（输入是并行，输出是串行）组成：右移移位寄存器和输入电路 分析：由于是D触发器，有

11、Qn+1=D 由于D1=MD11=MD11，D2=因此在移存脉冲作用下，状态转移方程为：Q1n+1=MD11，Q2n+1=MD12+Q1n Q3n+1=MD13+Q2n，Q4n+1=MD14+Q3n Q5n+1=MD15+Q4n,工作时:(1)RD首先清零，使所有触发器置0。(2)当并行取样脉冲M=1时，在第一个移存脉冲 CP的作用下，输入信号D11D15并行存入 到各级触发器中。(3)存入以后并行取样脉冲M=0，在移存的脉冲 CP的作用下，实行右移移存功能，从Q5端输 出串行数码。,假设 输入的5位数码为11001（Q1Q5），第二组为10101。,5单位数码并串行转换状态转移表,M=1,M

12、=1,M=0,波形：,RD,CP,并行取样,Q1,Q2,Q3,Q4,Q5,1,1,0,0,1,0,0,0,1,1,1,2,3,4,5,6,7,8,9,10,1,0,0,1,1,注：并行取样脉冲M与移存脉冲之间有一定的关系。若输入信号的位数为N位，则由n级触发器构成移位寄存器。移存脉冲频率为：fcp=n fm fcp为移存脉冲，fm并行取样脉冲频率，M的脉冲宽度应比CP脉冲的宽。移位寄存器用于脉冲节拍延迟。输入信号经过n级移位寄存器后才到达输出端，因此 输出信号比输入信号延迟了n个移存脉冲周期，这样 就起到了节拍延迟的作用。延迟周期：td=ntcp。还可构成计数分频电路。,3 集成移位寄存器 集

13、成74LS195 首先看一下195 内部电路构成（189页）及外部端口的作用。CR为异步清0端 J，K为 串行数据输入端 D0，D1，D2，D3为并行数据输入端。SH/LD 为 移位/置入控制 端,分析：根据D触发器的状态方程和激励函数，有Q0n+1=SH/LD D0+SH/LD（JQ0n+KQ0n）Q1n+1=SH/LD D1+SH/LDQ0n Q2n+1=SH/LD D2+SH/LDQ1n Q3n+1=SH/LD D3+SH/LDQ2n 当SH/LD=0时，即置入功能时，有 Q0n+1=D0 Q1n+1=D1,Q2n+1=D2 Q3n+1=D3 若SH/LD=1，即右移功能时，有 Q0n+

14、1=J Q0+K Q0n Q1n+1=Q0n Q2n+1=Q1n Q3n+1=Q2n 74LS195的逻辑符号（书上190图6214）,74LS195的功能表,集成移位寄存器74LS195的应用 a 串行并行转换 下图所示为7位串行-并行转换器,J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3,J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3,串输入行DI,0,1,Q0 Q1 Q2 Q3,Q4 Q5 Q6,CR,CP,并行输出,电路结构分析：串行输入数据DI加到片的J，K和D0端。片的D1端接0，作为标志码，片其余 的D2，D3接1。片的

15、串行数据输入端J，K接片的Q3。片的输入端D0D3均接1。片的Q3输出作 片和片的SH/LD输入。,工作过程：器件通过CR清0，使所有Q输出均为0，包括片的Q3=0。由于此时片Q3=0，使片，片的SH/LD 均为0，在第一个CP上升沿到达时，两芯片均 执行并行置入功能，使转换器总输出“Q0Q6”=“D0 011111”由于片Q3=1，使SH/LD=1，在下一个CP 上升沿到达时，执行右移寄存功能。使串行数,数据的D1移入寄存器，使总输出“D0D6”=“D1D0 01111”。在CP上升沿作用下，由于片Q3=1，使电路 继续执行右移移位功能，串行输入数据逐个存 入到移位寄存器，直到“Q0Q6”=

16、“D6D0”。这时标志码0移到了片的Q3，使SH/LD=0，在下一CP上升沿到达时，执行又一次的并行置入 功能，开始新的一组7位数码的串并开始。,并行串行转换器（书上页）工作过程：在启动脉冲和时钟作用下，执行并行置入功能。片。启动脉冲消失，在作用下，由于标志位的存在，使门输出为，使得，执行右移移位寄存功能。以后在移存脉冲作用，并行输入数据由片的逐位串行输出，同时又不断地将片的串 行输入端，的数据移位寄存到寄存器。,第个时：,串出数据(Q3),当第个脉冲到达后，片的，片，的 其余 输入端均为，门的输入全为，使。标志着这一组位并行输入数据转换结 束。同时在下一时钟作用下，执行下一组 位数据的并行置

17、入，进行下一组并行数据的 并串转换。,74LS194的功能表,0,0,1,8,L,0,0,1,1,7,H,1,0,1,1,6,0,0,1,0,1,5,1,1,1,0,1,4,D0,D1,D2,D3,D0,D1,D2,D3,1,1,1,3,非上升沿,1,2,0,0,0,0,0,1,D0,D1,D2,D3,右移DSR,左移DSL,MB,MA,Q0,Q1,Q2,Q3,并行输入,时钟脉冲CP,串行输入,控制信号,输 出,输 入,清零RD,序号,异步清零,同步置数,低位向高位移动(右移),高位向低位移动(左移),保持,按移存规律构成的任意模值计数分频器称为移存型计数器。常用的移存型计数器有 环形计数器和

18、扭环计数器。,用集成移位寄存器实现任意模值 的计数分频,移位寄存器构成的同步移位计数器,1.环形计数器,环形计数器的特点：电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。,1、环形计数器,例1：用CT1195构成M=4 的环形计数器。,态序表,移位寄存器构成的移位计数器,1.环形计数器,1、环形计数器,1.电路除了有效计数循环外，还有五个无效循环；2.不能自启动;3.工作时首先在SH/LD加启动信号进行预置.,注意,1、环形计数器,1.连接方法：将移位寄存器的最后一级输出Q反馈到第一级的、K输入端；2.判断触发器个数n：计数器

19、的模为(n为所需移位寄存器的位数),设计方法,2扭环形计数器,为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。,一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。,移位寄存器构成的移位计数器,2、扭环形计数器,例1：M=8 的 扭环形计数器。,态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1,移位寄存器构成的移位计数器,1.电路除了有效计数循环外，还有一个无效循环;2.不能自启动;3.工作时首先在R加启动信号进行清零.,注意,2、扭环

20、形计数器,1.连接方法：将移位寄存器的最后一级输出Q经反相器后反馈到第一级的、K输入端;2.判断触发器个数n：计数器的模为2n(n为移位寄存器的位数),设计方法,2、扭环形计数器,3移位计数器的设计,移位计数器必定存在非工作循环,无论环形或扭环形移位计数器，自启动电路设计均只改变第一级输入端,移位计数器的设计主要是自启动设计：选定工作循环并使移位计数器自动工作于工作循环中,可以选择的自启动方案分别是：,例6-12：应用4位移位寄存器74195，实现模12同步计数。,小结：用74195构成其余不同模值时，结构 不变，只需改变 并行输入数据即可。,例：应用移位寄存器和译码器可以构成程序计数分频器。,任意模计数的实现方式一般性讨论,同步计数器：控制各级的T端,异步计数器：控制各级的CP端,移位计数器：控制第一级的移入输入端,基于触发器设计，可以对相应端进行操作,反馈置数法,反馈清零法,具有置数或清零端的触发器、集成计数器,本章小结,本章主要讨论了几种常用的时序模块，如寄存器、移位寄存器计数器等。移位寄存器分为左移、右移及双向移动等。计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器的电路简单。,本章重点难点,重点：1.会识别中规模时序模块的功能；2.熟悉其功能扩展；3.具备应用时序模块及组合模块构成给定逻辑功能电路的能力。难点：灵活运用模块设计复杂逻辑功能电路。,