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1、数模混合信号集成电路设计第二讲 ADC,华侨大学电子与信息工程学院电子工程系杨骁 凌朝东,1,Analog-To-Digital,自然所有的界物理量如声音、光、温度等都是以模拟信号的形式存在,随着现代集成电路器件尺寸不断减小，速度不断加快，集成度不断提高，廉价、高速的数字集成电路大量出现,这些数字集成电路能够完成相当复杂的数字信号处理任务,数字信号处理技术具有更多的优势：便于传输、计算、存储等优点.一般都采用把复杂的信号处理任务放在数字域来完成，从而降低整个系统的设计难度、成本和功耗。,A/D和D/A是连接模拟和数字的桥梁,2,ADC/DAC,3,常见的ADC,全并行Flash ADC,逐次逼
2、近(Successive Approximation)ADC,流水线(Pipelined)ADC,Sigma Delta ADC,折叠(Folding)ADC,两步型(Two-Step Flash)ADC,内插型(Interpolating)ADC,算法(Algorithmic)ADC,4,常见的模数转换器结构,精度与速度的折衷,5,在数据采集系统中存在两种信号：,模拟信号,数字信号,信号种类,被采集物理量的电信号。,计算机运算、处理的信息。,6,模拟信号的数字化处理（ADC基本过程）,ADC包括两个过程：,1、采样（时间离散化）2、量化（幅度离散化）,7,采样过程（时间离散化）,采样过程即把
3、连续时间离散化，这一过程必须满足奈奎斯特采样定理，即采样频率必须大于2倍的奈奎斯特频率，也就是采样频率大于奈奎斯特率。如果不满足采样定理，采样过程就会产生信号频谱的混叠。为了避免信号频谱的混叠，信号在采样前必须通过一个抗混叠滤波器，把信号变为一个带限信号。这个过程可逆。实用的办法是加入保持器。常用的为零阶保持器。,8,量化（幅度离散化）,量化过程就是把模拟信号的连续幅值离散化，用有限的数字去表示模拟信号幅值的大小。量化过程是不可逆的，经过量化得到的数字信号不可能不失真地恢复到原来信号，它必定要引入量化误差或量化噪声。,9,冲激串抽样,=,当 时,*,=,当 时,从频谱图可以看出：要使各频移不重
4、叠，抽样频率s2m，m 为f(t)的频谱F(j)的最高频率。否则，s 2m，抽样信号的频谱会出现混叠。,根据频域卷积定理：,10,信号重建,11,量化,量化过程把模拟信号的连续幅值离散化，用有限的数字去表示模拟信号幅值的大小。量化过程是不可逆的，经过量化得到的数字信号不可能不失真地恢复原信号，它必定要引入量化误差或量化噪声。根据量化过程中量化器的输入与输出的关系，可分为均匀量化和非均匀量化，大多数模数转换器采用均匀量化器。,12,ADC一些基本概念,表示能够分辨的最小输入模拟量,表示相邻的数字输出量之间的间隔，量化台阶,理想ADC位数与量化台阶数M的关系：,3bit 则有7个量化台阶数,量化器
5、的量化误差在0/2之间变化,13,量化噪声,假设量化误差为加性白噪声后，可以得到其统计参数：均值m及方差2。均值m表示了量化噪声的直流分量，方差2则表示了除去直流分量后，量化噪声的平均功率。,14,如果量化噪声为白噪声，则其概率密度函数如图 所示，其代数表达式为：,量化噪声概率密度函数,15,理想ADC的SNR,若输入信号为峰峰幅值等于2A（幅值为A）的正弦信号，要使量化器不发生过载，则A的最大值为VFS/2，输入信号的平均功率为：,则量化器理论上能得到的最大信号噪声比为,量化器每增加一位，其SNR增加大约6dB。,16,理想ADC的特性,精度：1LSB=D=VFS/2N模拟输入范围：-0.5
6、D(2N-0.5)D对于3位ADC：-0.5D7.5D,17,量化误差的定义,量化误差：模拟输入与数字输出经过理想DAC之后的差值，也称为余量电压或量化噪声,18,量化误差曲线,斜坡信号输入,也称为余量曲线,19,正弦信号输入,20,ADC的动态范围,假定电路噪声量化噪声,则动态范围定义为若信号与噪声的峰均比相同，也可以用电压来近似由于实际噪声以及ADC的非理想特性，达不到最大的动态范围,21,量化噪声en的概率密度函数（PDF）,通常可认为量化噪声为-D/2,D/2内的均匀分布其均值为0：方差为：,即量化噪声的功率,22,ADC的SQNR,信号/量化噪声比 ADC精度每增加1位，其SQNR增
7、加约6dB,23,ADC性能指标,ADC性能指标:静态性能指标和动态性能指 静态性能指标(Static Specifications)：静态参数主要表征 ADC在静态不变的测试环境下的性能表现，测试时所加的测试信号在ADC转换时刻保持不变。有时又称为 DC性能。动态性能指标：主要表征 ADC在动态变化的环境下的性能表现，测试时所加测试信号是时间的函数，测试信号在ADC转换时刻是变化的。,24,静态性能指标,静态性能指标：失调误差(Offset)增益误差(Gain Offset)微分非线性(Differential Nonlinearity,DNL)积分非线性(Integrated Nonlin
8、earity,INL),25,静态性能指标,失调误差(Offset Error):,26,失调误差,定义：实测的转换曲线第一个转折点处的输入电压-1/2LSB1+3/4LSB,27,满幅度误差,定义：实测的转换曲线最后一个转折点处的输入电压+1/2LSB与理想的满幅度电压之差5+3/4LSB,28,静态性能指标,增益误差(Gain Error):增益误差是预估传递函数和实际斜率的差别。,29,失调和满幅度误差的结合,失调、满幅度误差以及增益误差很容易用后续的数字信号处理消除，影响不大重要是的DNL和INL测量INL和DNL时需要去除失调和满幅度误差的影响，所以连接实测的两个端点代替理想的转换特
9、性,30,静态性能指标,微分非线性(Differential Nonlinearity,DNL):理想 条件下，模数器件相邻两个数据之间，模拟量的差值都是一样的。但实际上，相邻两刻度之间的间距不可能都是相等的。DNL定义为：相邻两个转换点之间的距离与理想值的最大偏差。DNL的具体数值依赖于具体的输出码字，如果不指定具体的码字而衡量整个模数转换器的微分非线性误差指标，则所指为所有微分非线性误差中最大的一个。,31,微分非线性DNL,DNL定义：实际码的宽度与1LSB（D）之差方法：连接两个端点，得出理想的转换特性去除失调、满幅度和增益误差测DNL,32,DNL的几点说明,理想情况下，每个码相差D
10、，所以每个码处的DNL=0；测DNL前，需要先消除失调和满幅度误差DNLk是个向量，表示各个码处的DNL测试时，通常需要报告每个码的DNL，若只给一个值，则是最大值,33,DNL计算举例,理想3位ADCLSB=0.1，VFS=0.8V失调为0.02-0.05=-0.03V表示为-0.03/0.1=-0.03LSB满幅度误差为0.68-0.65=0.03V表示为0.03/0.1=0.03LSB消除失调和满幅度误差后，重新计算LSBLSB=(0.68-0.02)/(2N-2)=0.11,34,算出每个码的宽度相邻转折电压之差不需计算码“0”的宽度计算出DNL,35,算出每个码的宽度相邻转折电压之差
11、不需计算码“0”的宽度计算出DNL,36,最大DNL为0.64LSB,37,存在失码和非单调性时的DNL,存在失码时，DNL为最小值-1（DNL不可能小于-1）转换特性存在非单调性时：DNL1 DNL的重要性质：,38,存在失码和非单调性时的DNL,存在失码时，DNL为最小值-1（DNL不可能小于-1）转换特性存在非单调性时：|DNL|1 DNL的重要性质：,39,静态性能指标,积分非线性(Integral Nonlinearity,INL):ADC的实际转换曲线与理想转换曲线之间的偏差。积分非线性表示了ADC器件在所有的数值点上对应的模拟值和真实值之间误差最大的那一点的误差值，也就是输出数值
12、偏离线性最大的距离。（LSB）。INL是DNL误差的数学积分。,40,ADC的积分非线性(INL),INL定义：实际码转折点电压与理想转折点电压之差方法：连接两个端点去除失调、满幅度和增益误差，得出理想的转换特性测INL,41,求INL的方法,方法1：用上述方法直接测量求解，码m的INL为方法2：根据DNL计算INL可以证明：INL是DNL的累加和,42,求解INL的例子,43,44,静态性能指标,总之，非线性微分和积分是指代码转换与理想状态之间的差异。非线性微分(DNL)主要是代码步距与理论步距之差，而非线性积分(INL)则关注所有代码非线性误差的累计效应。对一个ADC来说，一段范围的输入电
13、压产生一个给定输出代码，非线性微分误差为正时输入电压范围比理想的大，非线性微分误差为负时输入电压范围比理想的要小。从整个输出代码来看，每个输入电压代码步距差异累积起来以后和理想值相比会产生一个总差异，这个差异就是非线性积分误差。,45,ADC动态性能指标,静态特性INL和DNL不能反映ADC抑制噪声的特性以及信号频率对性能的影响信噪比(Signal-to-Noise-Ratio,SNR)：信号功率与指定信号带宽内除去谐波之后的所有噪声功率之比，一般用 dB来表示。SNR与输入信号的幅度和频率有关，并随着输入信号幅值减小而减小。信号噪声谐波失真比(Signal-to-Noise-Plus-Dis
14、tortion Ratio，SNDR)：信号功率与指定信号带宽内所有噪声功率(包括谐波分量)之比。它测量的是输出信号所有传递函数非线性加上系统所有噪声(量化、抖动和假频)的累积效果。与SNR相比，SNDR隐含地表示了电路的非线性失真问题。理想的ADC的SNR与SNDR相等，等于SNR=SNDR=6.02B+1.76dB。系统内部噪声会SNR小于理论值，可能造成误差的原因包括：器件量化误差、器件内部噪声和非线性噪声。,46,ADC动态性能指标,动态性能指标无杂散动态范围(Spurius-Free Dynamic Rage，SFDR)：信号功率与指定信号带宽内最大噪声功率之比，一般最大噪声为谐波信
15、号，所以有时也定义为信号功率与指定信号带宽内最大谐波功率之比。杂波通常产生于各谐波中(虽然并不总是这样)，它表示器件输入和输出之间的非线性。在频域中，SFDR是衡量线性特性的有效方法。,47,ADC动态性能指标,动态性能指标总谐波失真(Total Harmonic Distortion，THD)：信号功率与所有谐波分量功率和之比，在实际计算时，只计算前几次的谐波分量(一般为前6次谐波)，而忽略高次谐波分量。,48,ADC动态性能指标,动态性能指标有效位数(Effective Number of Bits,ENOB)：有效位数ENOB是在ADC器件信噪比基础上计算出来的，它将传输信号质量转换为等
16、效比特分辨率。通过使用快速傅立叶变换（FFT）算法来计算离散傅立叶变换（DFT），制造商可以测量ADC模块的SNDR，并用其来计算有效位数（ENOB）:,49,ADC动态性能指标,50,ADC动态性能指标,Datasheet中所指的16 bit是 ADC输出的位数(而不是ADC的有效位数ENOB),一般而言，它指无丢码（No Missing Codes)精度。无丢码：当输入信号电压ADC满刻度输入范围内扫描（即从最小值到最大值逐渐变化），所有可能的数字码都将在ADC的输出出现。,51,ADC动态性能指标,动态性能指标优良指数(Figure of Merit，FoM)：衡量不同带宽和精度ADC在
17、功耗方面的性能，功率效率。,52,动态指标,动态特性：SNR、SNDR、SFDR测试方法：输入一个理想正弦波，对ADC的转换结果进行DFT分析，得出动态特性,53,DFT分析,DFT：输入为N个等时间间隔的转换结果（间隔为1/fs）输出为0fs之间的N条等间距的频率谱线，间距为fs/N，且关于fs/2对称若N=2k，可以用FFT快速算法计算DFT理想正弦信号的DFT为单线谱：只有正弦频率处有输出，其余谱线为0,54,时域取值为整数周期的影响频谱泄漏,整周期，输出为单根直线,非整周期，输出频谱泄漏不是ADC性能的反映，必须杜绝,理想正弦输入,55,频谱泄漏的原因,DFT计算：有限长序列周期沿拓实
18、现无现场序列，若非整周期造成信号失真,56,频谱泄漏的解决方法,方法1：相干采样，使输入信号频率与采样频率关联，严格保证整周期fs采样频率；fin-输入信号频率N-FFT分析的点数（4096、8192、）M-fin的周期数例：fs=40M，N=1024，M=89,fin=3.4765625MHz常用在仿真中，可以精确地设置输入信号频率实际测试时，受到信号源频率精度的限制,难以保证整周期,57,频谱泄漏的解决方法,方法2：对时域序列加窗处理（Hanning 或Nuttall）测试常用方法，点数越多越精确,58,根据DFT结果计算动态性能,SNR,信号,噪声,59,实际ADC的频谱,信号直流分量谐
19、波失真噪声,60,ENOB通常比N小1.4左右,SNRPnoise:DFT结果中除信号分量、DC分量和各次谐波分量之外的所有分量功率之和SNDRSFDR（无失真动态范围）ENOB（有效精度）,61,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路开关的导通电阻引入的非理想性开关的时钟馈通和电荷注入采样保持器结构CMOS ADC的结构,62,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路开关的导通电阻引入的非理想性开关的时钟馈通和电荷注入采样保持器结构CMOS ADC的结构,63,理想采样保持电路,准确名称：跟踪保持（track and hold）,64,实
20、际采样保持电路的问题,开关导通电阻引入的非理想性导通电阻引入噪声导通电阻限制了带宽，限制转换速度导通电阻是输入信号的函数，存在非线性，造成SFDR降低开关的电荷注入和时钟馈通,65,问题1：kT/C噪声,导通电阻与电容C形成低通滤波器，产生的输出噪声功率为kT/C（与电阻大小无关），在高精度ADC中有较大影响要求：kT/C量化噪声功率由此，可根据转换精度确定采样电容的大小,66,采样电容与转换精度的关系,电容面积限制了乃奎斯特率ADC精度的提高过采样ADC可以降低对电容面积的要求,67,问题2：导通电阻对速度的影响,导通电阻和采样电容确定了时间常数输出电压稳定到误差小于1LSB需要一定的时间，
21、由此可确定最高采样频率,68,导通电阻确定,速度、精度和电容都要求低导通电阻,69,开关的导通电阻（线性区工作）,电阻不为常数：信号越大，导通电阻越大引入非线性,70,增加采样时间可降低电阻引入的非线性,HD2=-69.5dBFSHD3=-76.3,71,电源电压对非线性的影响,电源电压增加对三次谐波改善更明显,72,ADC的SFDR优化措施,SFDR对采样的非线性很敏感解决措施：增大开关尺寸，降低电阻增加了开关的电荷注入增加了漏源的非线性结电容，引入其他非线性增大VDD/VFS降低了动态范围互补开关使VGS恒定并最大化,73,措施1：互补CMOS开关,互补开关在电源电压较高时，能显著改善开关
22、性能低电源电压使工作范围减小,74,措施2：Boot开关实现恒定VGS采样,基本思想,开关导通时，栅电压VG为VDD+Vin使VGS始终等于VDD降低了导通电阻，并去除了非线性,75,实用的Boost开关电路,VDD倍增电路,76,VDD倍增,77,C1、C2下极板的电压0VDD变化上极板电压VDD2VDD变化,78,恒定VGS的实现,79,80,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路开关的导通电阻引入的非理想性开关的时钟馈通和电荷注入采样保持器结构CMOS ADC的系统结构,81,时钟馈通和电荷注入,时钟信号由高到低变化时输出产生失调电压时钟馈通电荷注入,82,时
23、钟馈通和电荷注入分析（1）,Case1：时钟下降速度慢的情况：开关关断之前沟道仍然存在，沟道电荷可以泄放到端，不存在电荷注入只受时钟馈通影响,83,包含CDB，大小随Vin变化，引入非线性,84,时钟馈通和电荷注入分析（2）,Case2：时钟下降速度很快的情况：没有沟道，电荷无法泄放，均匀地注入到端和D端失调电压同时受到时钟馈通和电荷注入的,85,在工作速度范围内，尽量使时钟下降的慢些，可以减轻电荷注入的影响，但时钟馈通依然存在,86,开关的时钟速度对失调的影响,87,时钟馈通和电荷注入的解决措施,措施1：互补CMOS开关若NMOS和PMOS的尺寸相同，可以起到较好的改善作用N管和P管迁移率不
24、同，引起导通电阻的非线性,88,措施2：增加dummy管,选择L1=L2，W1=2W2，可以显著抵消电荷注入,问题：1.要保证时钟的上升和下降匹配；2.开关两端阻抗匹配使Q1平分到两端；3.dummy管增加了寄生电容，降低了带宽,89,措施3：差动采样,失调误差可抵消不能消除非线性误差（与信号有关的误差）,90,措施4：下极板采样,M2比M1提前一点时间关断，使Cs的下极板没有到地的通路当M1关断时，M1的电荷无法注入到Cs上M2的VGS是固定值，关断时引起的误差可以差动采样消除,91,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路开关的导通电阻引入的非理想性开关的时钟馈通
25、和电荷注入采样保持器结构CMOS ADC的系统结构,92,基于下极板采样的翻转式采样保持器,f1和f2为不交叠时钟，即不能同时使开关导通f1比f1d略微提前关断，实现下极板采样,93,跟踪相,94,保持相,95,处在信号通路上，采用boosted的恒定VGS开关，减小导通电阻，增加线性度。其余开关可采样CMOS开关,96,实用的差动形式的翻转式采样保持器,闭环增益等于1反馈系数等于1，必须保证运放的稳定性和速度单级的增益提高性运放为首选结构,97,下极板采样的电荷再分布式SHA,f1相：X节点的电荷：f2相：X节点的电荷电荷守恒：,失调项由差动采样消除,98,99,差动电荷再分布的输入输出,可
26、实现可编程增益,100,利用电荷再分布式结构实现运算,电荷再分布式结构,跟踪相：S1和S3导通，S2关断保持相：S2导通，S1和S3关断可实现大于1的放大倍数,101,时钟生成电路,产生双相不交叠时钟及下极板采样时钟,102,Flash ADC,。,103,Flash ADC,量化器中比较器的输出信号为温度码，所以需要译码电路来实现温度码到二进制码的转换。实现温度码到二进制码转换的译码电路有多种类型，如ROM译码器，Wallace Tree译码器，FAT Tree 译码器，多路开关(multiplexer)译码器。,104,Flash ADC,温度码到二进制码电路,105,温度码到二进制码电路
27、,气泡问题,106,温度码到二进制码电路,气泡问题,107,温度码到二进制码电路,气泡问题,108,温度码到二进制码电路,比较器亚稳态问题,109,温度码到二进制码电路,Gray编码,110,温度码到二进制码电路,格雷码的使用，不但能够抑制亚稳态带来的问题，还可以减小气泡的影响，当气泡的数量增加时，格雷码的输入仍然与无气泡时温度码对应的格雷值，从而可得到合理近,111,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS比较器CMOS ADC的结构,112,理想比较器,比较两个模拟电压的瞬时值，输出数字“0”或“1”连续时间或分立时间性能：精度：增益和失调速度：小信号带宽
28、、建立时间、过载恢复时间功耗输入电容回踢,113,增益要求,114,实现高增益的方法,特殊的“放大”不要求线性不要求连续时间，在给定的某个时刻放大可能的实现方法：单级放大：开环OTA多级放大：多级电阻负载差动对级联带正反馈的锁存器,115,若用OTA作比较器,最高频率：400KHz,116,多级级联,影响速度的因素：单级增益和级数,117,正反馈锁存器,118,锁存器的等效增益,119,实际比较器的结构,在锁存器之前采样预放大的原因失调：锁存器的失调为10100mV共模抑制减小回踢消除亚稳态,120,预放大器对失调的抑制,121,失调消除技术,122,Output Series Cancell
29、ation,123,Input Series Cancellation,124,比较器实例（1）,失调消除阶段,125,实例（2）,126,实例(3),127,实例(4),动态比较器,128,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS ADC的结构串行ADC逐次逼近ADCFLSAH ADC插值、折叠、折叠插值流水线ADC,129,各种ADC结构的速度和精度,130,低速（串行）A/D转换器（单斜率）,原理：斜坡电压为0时，开始计数；等于Vin时，停止计数。计数器的输出结果正比于Vin优点：简单、低功耗；INL只取决于谐波电压的线性度，与其它器件无关；缺点：速度很
30、低；高精度时，产生斜坡电压难度大,131,双斜率A/D转换器方块图,原理：积分器先对Vin积分（充电），再以Vref进行放电，直到积分器输出等于Vth。计数器的输出结果正比于Vin/Vref优点：无需斜坡发生器、简单缺点：速度很低；应用：绝大多数的数字万用表采用这种ADC,132,双斜率A/D转换器的工作波形,133,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS ADC的结构串行ADC逐次逼近结构FLSAH ADC插值、折叠、折叠插值流水线ADC,134,逐次逼近（SAR）结构,也称为算法型ADC,135,算法原理,136,逐次逼近过程（二分搜索原理）,DAC输出
31、,精度高，可达到16位；对于N位ADC，转换一个结果需要N个时钟周期；精度与速度的折衷，通常在MHz级别,137,SAR实例,138,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS ADC的结构串行ADC逐次逼近结构FLSAH ADC折叠插值流水线ADC,139,FLASH结构：高速ADC,并行结构，高速转换，可达GHz结构复杂，共需要2N-1个比较器输入寄生电容大，（2N-1）个比较器的输入电容,140,FLASH ADC 精度对设计的影响,141,142,FLASH ADC的误差源,比较器输入端：失调输入电容的非线性回踢噪声，影响基准比较器输出端 温度码中的气泡
32、,143,气泡的影响,常见的温度码译码电路,144,气泡使输出出错,145,防气泡的译码器,146,降低FLASH结构的复杂度,FLASH结构的优势是高速但精度难以超过8位功耗和面积限制降低FLASH结构复杂度的方法插值法折叠法折叠差值法流水线结构,147,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS ADC的结构串行ADC逐次逼近结构FLSAH ADC插值、折叠、折叠插值流水线ADC,148,用插值法减少比较器中的预放大器,内插增加了判别电平，减小了Cin。放大器的传输曲线和增益值不重要，重要的是：交点位置要精确,-+,-+,把闪速ADC的比较器分成预放大器和锁
33、存器两部分。预放大器的传输曲线：阈值附近为线性；其余非线性；远离阈值的两端饱和,+-,+-,149,预放大器+锁存器的比较器,150,2插值,151,插值的其它实现形式,152,4-Interpolating ADC,153,总的电压传输曲线,16个温度计码（通常采用格雷码）,插值可以减少放大器的数量，不能减少锁存器的的数量！,154,折叠减少比较器的数量,折叠率F：每个折叠模块输出电压跃变的次数（小区域数）,155,折叠ADC,156,6-bit折叠ADC,157,折叠器实现,158,折叠器的输入输出特性,159,失真问题,160,增加折叠数减小失真,161,多折叠的波形,162,8位折叠A
34、DC,MSB：3位，LSB：5位；直接flash：255比较器；折叠后：40个比较器,163,折叠插值 ADC,折叠可减少比较器数量，不能减小输入电容；内插相反、互补。,164,165,主要内容,ADC的概述ADC性能指标分析与测试方法CMOS采样电路CMOS ADC的结构串行ADC逐次逼近结构FLSAH ADC插值、折叠、折叠插值两步ADC、流水线ADC,166,两步ADC,单用一级时，量化误差较大，余量电压为eq1用第二个ADC来对余量电压量化,167,第二级ADC的量化误差为eq2,168,169,170,两步ADC的实现,存在问题1：Fine ADC精度要求很高为ADC总精度LSB/2
35、存在问题2：速度问题，每增加一级需要增加一个时钟周期来完成转换,171,解决措施1：级间放大,增加级间增益级，A=2B1两级ADC可以采用同样的电路,172,解决措施2：第二级增加采样保持,两级同时工作：第一级对第n次采样进行转换并产生余量电压同时，第2级对n-1次采样的余量进行转换，流水线操作，交错半个周期,173,流水线ADC,原理，由多个低精度的转换级级联转换，获得高精度的输出结果每个时钟输出一次转换结果，但存在一定延迟流水线的优势：可以用数字技术校正多种ADC中的非线性误差,174,流水线ADC的延迟,175,流水线各级的输出对齐,用锁存器延时实现各级的数据对准,176,级间放大器使每
36、级相同的电压范围,177,完整的单级电路,本级转换2位级间增益为22,178,流水线ADC的误差,子ADC误差(比较器失调)引起失码级间放大器的失调级间放大器的增益误差子DAC误差,179,流水线ADC的模型,180,理想情况下：ADC的总精度与子ADC的精度无关！,181,2位/级的流水线ADC中的一级的结构与误差,每级内部的子ADC会产生失调误差和非线性误差，尤其是比较器的失调电压；每级的子DAC会产生非线性误差.流水线中级与级之间会产生失调误差，2M(M为每一级子ADC的位数)放大器存在增益误差,182,理想输出特性,183,子ADC和子DAC有误差时的输出特性,子ADC误差:比较器失调
37、使得余量电压超出下级转换范围：失码,子DAC误差,184,1.5位/级的结构实现2位/级的冗余,在两位两级的基础上，减少一个比较器，并且将电平移动1/4Vref，级间增益降为2 比较器的失调可以允许为Vref/4,185,1.5位/级的结构,186,每级1.5位中的差分MDAC,同时实现DAC、求差和乘2功能，多功能DAC，MDAC,187,带冗余的流水线ADC输出结果的校正,例：1.5位/级，共6级 校正后输出7位,移位叠加,188,理想采样保持电路,准确名称：跟踪保持（track and hold）,189,实际采样保持电路的问题,开关导通电阻引入的非理想性导通电阻引入噪声导通电阻限制了带宽，限制转换速度导通电阻是输入信号的函数，存在非线性，造成SFDR降低开关的电荷注入和时钟馈通,190,
