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1、1,第二章 逻辑门电路,2-1,2-2分离元件门电路,2-3,2-5 MOS集成逻辑门,内容概述,TTL逻辑门电路,常用半导体开关,2,内容概述,实现逻辑运算的电路称为逻辑门电路,将首先介绍二极管,三极管及场效应管的开关特性,然后讨论TTL门电路,MOS门电路的工作原理及性能.,2-1常用半导体开关,3,2.1 二极管的开关特性,一、静态特性,图（a)中0VT后，iD随VD近似线性增加。（区）,VT称为阈值电压，硅管为0.70.8V,锗管为0.3V。,rD为二极管的导通内阻约数十欧,VD 0时，处于截止状态。,4,二、动态特性,二极管在导同和截止两种工作状态之间的转换过程的特性称为二极管的动态
2、特性。,二极管需经导通延迟时间td和上升时间tr才建立起稳定的导通状态；输入电压由高到低时二极管也需经存储时间ts和下降时间tf最终建立起稳定的截止状态。,iD,5,Ton=td+tr 接通时间,Toff=ts+tf 断开时间又称反向恢复时间,iD,延迟时间td,上升时间tr,存储时间ts,下降时间tf,(1),(2),(3),由于PN结的电荷存储，在t3时刻二极管的电压不能突变，仍近似为零。,6,2.1.2 晶体三极管的开关特性,一、静态开关特性,截止区,晶体管处在饱和与截止两种稳定状态下的特性称为三极管的静态特性,截止区：VBE0(或VBEVTE=0.6V)且VBC0,iB=-ICBO而i
3、c近似为0，VCE近似为 EC，在输出特性曲线上工作点位于A。,p.45,负载线,7,放大区：VBEVTE(硅管约0.6v，锗管为0.2v）VBC0ic=ICBO+(ICBO+iB)iB.。,放大区,8,截止区,饱和区,饱和区：外加输入电压使VBEVTE且VBCVTC即两个PN结都处于正向偏置。当ib由零开始增加时，ic沿负载线AB向上移动到达B点，集电极电流达到最大值ICS后，ic不再受iB空制，B点称为临界饱和点。,9,晶体管饱和后，集射极间电压VCES很小，硅管不足0.3V，锗管仅为0.1V，因VCESiBS=EC/RC。一般，iB NiBS=NEC/RC(饱和电流，N=23),N称为过
4、饱和系数,饱和电压,10,三极管分区等效电路,饱和区晶体管等效为两个电压:VBES(0.7V),VCES(0.3V)。若略去这两个极间饱和压降为理想状态等效为三个电极短路为一个节点。,截止区：VBE0(或VBEVTE),IB=-ICBO若略去此电流等效为三个电极断开,11,放大区：VBEVTE且VBC0,工作点位于（输出特性）负载线的Q点，ic=iB与VCE无关。图（c）中VTE为导通电压（硅管约0.6v，锗管为0.2v），rbe=rb+(1+)re rb为基区体电阻约10，re=T/IE,T 26mv。有关放大区的详细研究属于模拟电路的内容。,12,二、动态开关特性,晶体管在饱和状态和截止状
5、态之间转换时存在的过渡特性即所极管的动态开关特性。,t1前VI=-V2,VBE0,T截止iB=-ICBO,iCICBO故Vc=EC-RCICBOEC,t1时刻，VI到V1,但 T并不能立刻导通，经延迟时间td和上升时间tr后，才进入饱和状态。,过渡过程参看ppt 5,13,定义：ic增加到0.1ICS时的时间为td,定义：ic从0.1ICS增加到0.9ICS时的时间为tr,14,t2时刻,VI-V2但T不能立即回到截止状态，需经存储时间ts和下降时间tf后，才能回到截止状态。,过渡过程参看ppt 5,15,定义：ic从0.9ICS下降到0.1ICS时的时间为tf,定义：ic由ICS下降到0.9
6、ICS时的时间为ts,开通时间tontdtr,关断时间tofftstf,16,三、晶体三极管反相器,1 反相器的工作条件假定当V=ViL时，可以保证T截止，其等效电路如图2.8(a)所示。其中VBEO为T截止时的基极电压，IB=-ICBO0，则得,T截止时VBE00，得截止条件为,Eb为定值时，R或R2对T截止有利。,图2.7,图2.8,(截止),(饱和),（C为加速电容，C0为负载电容）,VO,ViL,ViH,Eq,17,当VI=ViH时，假定T可靠饱和，其等效电路如图2.8(b)所示,图2.7,图2.8,(饱和),(截止),Eq,a,18,临界饱和基极电流:,反相器的饱和条件为:,引入饱和
7、深度N后:,19,2 三极管反相器的负载特性,拉电流负载特性：T截止,图2.7(a),在无限幅电路Eq和Dq时，输出高电平将随RL的变化而变化。接入限幅电路时，IRC=Iq+IL，VO=VOH=EC-IRCRCEq+VDq 输出高电平被箝位于Eq+VDq。,图2.7(a),Vo,Eq,20,当V0下降，负载载电流变为IRC=IL时Iq=0,限幅电路失去箝位作用。定义VOH下降到0.9VOH时，所允许的负载电流为反相器的拉电流能力，即 IL(EC-0.9(Eq+VDq)/RC,拉电流：流出反相器,(Iq=0,T临界截止),拉电流大，允许负载电阻有较大的变化，即电阻可从无穷大到某个较小值。,Eq,
8、输出电压的范围：(Eq+VDq)-0.9(Eq+VDq),21,灌电流负载特性：T饱和,电流经负载电阻流入反相器，故称为灌电流负载,其集电极电流为ICS+IL,IL的引入等效于负载电阻减小，负载线变陡。在VIH一定时，则IB1为定值，IL增加将使T退出饱和，进入放大区，输出低电平上升而造成后级电路误动作。IL应满足（ICS+ILmax）/minIB1，考虑带载时仍有一定饱和深度，则ILmax(minIB1/N1)-ICS。,22,Ea,Ra,IL应满足,(ICS+ILmax)/minIB1,负载线变陡,考虑带载时仍有一定饱和深度，则 ILmax(minIB1/N1)-ICS,23,3 反相器的
9、动态特性,VO(0)=VCES0V,VO()=EC,VO(t1)=0.1E,VO(t2)=0.9E(E=Eq+Dq),由饱和到截至时,过渡过程：,（三要素：）,RL,未考虑,RC,Eq,（由饱和到截止,开始时二级管不导通）,24,tf=(35)rCESC0,（由饱和到截止时）,上升时间,下降时间,（由截止到饱和时）,RC,25,2.1.3 MOS场效应管的开关特性,场效应管可分成:结型(J-FET)金属氧化物半导体(MOS-FET),一、场效应管的分区特性,截止区：VGSVT,未饱和区：VGSVT且VDSVGS-VT,饱和区,栅极（G）漏极（D）源极（S）,VDS(V),VDD,蓝虚线移动时，
10、VDS及iD变化，但VGS及VT不变。,26,饱和区：VGS VT且VDS VGS-VT,击穿区：VDSBVDS,饱和区,VDD,(击穿电压),VDS(V),27,0 VGSVGS-VT),漏极电流方程：,(2.2),将VDS=VGS-VT代入得(边界),28,饱和区互导定义为:,(2.3),29,反相器的传输延迟时间tpd,反相器（晶体管或场效应管）在计入分布电容和管子的开关惰性后，其输入、输出都不是理想的跃变信号，输出波形总是滞后输入波形，如图2.11。,信号经反相器后，输出波形与输入波形相位相反，输入波形平均延迟了 tpd。,2.11 反相器的平均延迟时间,b,30,22 分立元件门电路
11、,、二极管门电路,Fa=ABC Fb=A+B+C,图212 二极管门电路,31,表21 二极管门电路电平真值表,表22 二极管门电路正负逻辑真值表,与,或,或,与,（电性能）,32,表22 二极管门电路正负逻辑真值表,与,或,或,与,Fa=ABC Fb=A+B+C(正逻辑）,2.Fa=A+B+C Fb=ABC(负逻辑）,33,、电阻晶体管逻辑门（RTL）,图2.13 RTL或/或非门,特点：输出低电平为低内阻，输出高电平为高电阻。输出高电平时，带负载能力差，很快被DTL所代替。,符号表示有源下拉（饱和），无源上拉（截止）。,A或B之一为高电平，则T1或T2饱和F1为低电平，只有A、B均为低电平
12、T1、T2均截止F1为高电平即,34,2.2.3 二极管晶体管逻辑门（DTL),二极管与门反相器,逻辑功能：,R2在T由饱和到截止时，给基区存储电荷提供放电回路。,特点：电路设计使T饱和时（即A=B=C=5V时），DA、DB、DC均截止，因而不对前级电路造成负担。,这种电路的tpd较长，大于25ns。,图2.14 DTL与非门,35,23 TTL集成逻辑门电路,36,、TTL与非门,一、简单TTL与非门,多发射极管T1代替DA,DB,DC构成与门是提高TTL门电路工作速度的关键措施。,37,当ABC3.6V时，T1的发射极电压高于集电极电压，处于倒置工作状态。T2因有足够基极电流而饱和，VOL
13、0.3V,38,当A、B、C之一由高电平变为低电平瞬间，仍有Vb20.7v，而T1饱和Ic1很大，此电流是T2的反向基极电流，很快拉走基区的存储电荷，使T2迅速脱离饱和经过放大区而迅速截止，从而大大缩短了传输延迟时间。,39,二、TTL与非门电路工作原理,T6网络使T5输出低电平时处于浅饱和，输出低电平近似为0.4V。,图2.16 TTL与非门,40,1.当A=B=C=3.6V时（高电平），T1、T2、T5因正偏而导通，Vb1为,Vb1=Vbc1+Vbe2+Vbe5=0.7+0.7+0.7=2.1(V),图2.16 TTL与非门,工作原理分析,注意：这时T1反向导通,a,41,Vbes5=0.
14、7v，Rb=300,RC=200，容易满足ic6ib6故T6饱和。,图2.17 TTL与非门的两种工作状态,TTL分析,T6浅饱和，,注意：这时T1反向导通,42,由于T2管饱和，其集-射压降，T2管的集电极电压 则集电极电流：又由于 故,43,T3管发射极电流，故T3处于微导通状态。Vb4=0.3VVTE4,故T4管处于截止状态。,(较小),44,2.输入有一个或几个为低电平,TTL分析,图2.17 TTL与非门的两种工作状态,(T1饱和，T2截止，T6截止,T5截止,T4导通,T3饱和),45,图2-17（b）给出了C端输入为0.4V，其他输入端为高电位3.6V,46,因此，输出高电平为：
15、,而,所以在空载时，T3管处于浅饱和状态，由此可知，只要有输入端为低电平，输出便为高电平。,47,表 TTL输出低电平和高电平时各管工作状态,48,T3、T4和T5管构成的输出电路叫做图腾柱式输出（Totem Pole Output)。,图2.16 TTL与非门,49,电路在输出为高电平时，T5管截止，T3,T4为复合管组成射极跟随器，构成有源上拉电路，其输出阻抗ROH很低，有较强的驱动能力，可提供5mA以上的输出电流；当输出为低电平时，T4管截止，T5管饱和，构成有源下拉电路，其输出阻抗ROL小于100，有较强的驱动能力，可以从输出端灌入14mA电流。,50,输出端与地短路，Vc2=5v(高
16、电压)，造成T3,T4电流过大而损坏。(T5截止),2.输出端与电源相连，T5管电流过大而损坏。(T5饱和),TTL分析,51,图2.18 TTL门输出不能并联,3.输出端并联，会造成T4电流过大而损坏。,4.3v,52,网络的作用：减小时延tpd。输入由低到高：ie2绝大部分流入T5基极，使其很快导通，缩短了开启时间ton。输入由高到低：由于T5是浅饱和，且Vbe5瞬时仍处于Vbe5=0.7V，为T6提供电源，可以泄放基区电荷，缩短关闭时间toff。,53,2.提高抗干扰能力。早期的TTL电路在输入低电平时，VIL=0.4V，只要有0.2V干扰就会使T2导通，产生误触发，即 Vb2=0.4+
17、0.2+Vce1=0.4+0.2+0.1=0.7(V),54,而现在，提高了抗干扰能力。,3.改善了电路的温度特性。温度上升：T5的Vbe5变 小，而 变大，变大，使饱和加深，但T6也发生 同样的变化，使 也变大，产生分流，因而T5不会 饱和过深。,温度下降：同理，T5 饱和深度也不会变浅。,(ppt.56),55,Vb2=0.4+0.2+Vce1=0.4+0.2+0.1=0.7(V),(干扰：0.2V),Vb2=0.4+0.9+Vce1=0.4+0.9+0.1=1.4(V),抗干扰能力分析,(干扰：0.9V,增大),输入低电平时，T1饱和,Vce1=0.1V,56,干扰容限,图2.19电压传
18、输特性,与非门的主要性能,1.电压传输特性。噪声容限及传输时延,在低端，VIL+VNL=Voff，（）因此,57,干扰容限在高端,图2.19电压传输特性,开门电平Von和关门Voff电平越靠近，越接近阈值电压，则抗干扰能力越强。,（）,另外，TTL存在传输时延tpd。,58,2.输入特性,假定输入电流流入T1发射极时方向为正，反之为负。,10A,图2.21 TTL与非门的-输入特性,VT=1.4V(临界值),一端,59,VIVT,当VI=0.4V时，；,当VI=0V时（一端短路，其它端开路），,（一端）,输入短路电流为,(考虑这时T2截止，能提供给T1(饱和)集电极的电流很小),60,VIVT
19、,交叉漏电流（一端接输入电源，其它端接地时，流过接电源端的电流）IIR约为10uA。,61,输入端接电阻到地与其等效输入电压的关系称为输入负载特性。,图2.22 输入负载特性,（一端）,RI,VT,62,当VI=VT=1.4V时，,则,RI,VT,63,RI1k,相当于输入低电平；RI2k，相当于输入高电平。,TTL多余输入端的可靠应用方法是并联或接电源。,64,3.输出特性与负载能力,TTL与非门的输出特性描述其输出电压与输出电流的变化关系。,65,图2.23 输出特性,图（a)为输入VI=VIL，输出VO=VOH，输出接拉电流的情况,称关态。,66,图（b)为输入VI=VIH，输出VO=V
20、OL,输出接灌电流的情况,称开态。,图2.23 输出特性,67,扇入系数Ni和扇出系数NO,扇入系数NI是输入端的个数，通常NI,2.扇出系数NO是指驱动同类门的个数,通常,5,68,4.TTL的功耗,（1）静态电流功耗,开态功耗32mw(输出低电平)关态功耗12mw（输出高电平）平均功耗22mw(32+12/2),69,（2）动态尖峰电流,由导通到截止时，由于T5（输出管）可能在短时间内反应迟，未能及时截至，而T4却已经导通，导致瞬时大电流,即动态尖峰电流。,导通,截止,R4,(T4,T5状态相反),70,图2.24 TTL电源动态尖峰电流,导通,截止,71,其它类型TTL门电路,三态逻辑门
21、（TSL）,集电极开路TTL门（OC门）,72,集电极开路TTL门（OC门）,73,线与逻辑：,74,三态逻辑门（TSL）,C=0,传输状态，,C=1,高阻状态，或称禁止状态。,C=1 P=0,Vb1=1V&Vb4=1V,T2,T5截止，且T4,D2截止。,三态：0，1，高阻抗,75,图2.30数据总线结构,数据总线上可连接多个三态门，门15向总线发送数据，门610从总线接收数据。任何时刻，向总线发送数据的门，只能是门15中的一个，而接收数据的门则可以是门610这的任意个。,76,图2.30数据总线结构,设门1工作在发送数据状态，门1可给出拉电流5mA,每个门的有50uA的漏电流。门1输出为逻
22、辑1即高电平,则门1的负载电流为：9 X 50=450(uA)，远小于5mA。,77,2-5 MOS逻辑门,2.5.1 NMOS逻辑门电路 1、NMOS反相器 2、NMOS逻辑门,2.5.2 CMOS门电路 1、CMOS反相器 2、CMOS门电路 3、CMOS传输门和模拟开关 4、CMOS三态门,78,2.5.1 NMOS逻辑门电路,MOS管导电沟道有P沟道，N沟道，沟道的形成有增强型和耗尽型两种。因此有NMOS电路,PMOS电路；这两种组成的互补电路称CMOS电路。,79,1、NMOS反相器,如图2-34(a)所示的增强型NMOS反相器。T1管称为负载管，其栅极和漏极相连后接电源VDD使T1
23、管总是导通，可以等效为一个非线性电阻。,图2.34 NMOS非门,80,漏极电流方程：,0 VGSVGS-VT),在(b)中，VGS=VDS,VDS+VTVDS,VDSVDS-VT因此，VDSVGS-VT(满足条件),(非线性电阻),81,管称驱动管或工作管，设 和 的开启电压分别为 和，的输入是信号A。当A为低电平 时，截止，若VDD=5V,VT1=1V,则，,(高电平),82,其中 和 分别为 和 导通时的漏源电阻，一般使,因此VOL接近0V。所以。,当A为高电平时,VIH=5V,T2导通，此时输出电平,83,图2.35 NMOS逻辑门,0,2、NMOS逻辑门,以下是几个常用的NMOS门电
24、路,84,图2.35 NMOS逻辑门,0,例如(a)中，A=1,B=0,T2导通，T3截止，Fa=0。,85,2.5.2 CMOS电路,1、CMOS反相器,如图2-37所示，它由一个增强型N沟道MOS管TN和一个增强型P沟道MOS管Tp组成。称为互补MOS逻辑电路(CMOS)。,VTN0,VTP0分别为TN,TP的开启电压。,86,要求:VDD VTN|VTP|一般，,(VDD=5V),1.A=0,TN:VGS=0 VTN TN 截止 TP:VGS=-VDD TP导通,因此，F=1,G,D,D,S,S,G,87,2.A=1,TN:VGS=5V TN导通 TP:VGS=0V TP截止,因此，F=
25、0。所以,G,G,D,D,S,S,88,图2.38 CMOS门电路,2CMOS门电路,例：A=1,B=0,89,CMOS传输门(TG)是一种CMOS电路的基本形式，如图2-39（a）所示，它将一只PMOS管和一只NMOS管相并联而成，两管的源极相连做信号输入端，而漏极相连做信号输出端，两管的栅极各自独立加上互补的控制信号C 和,由于NMOS管的漏极结构对称,可以交换使用,故称为双向传输门.,3、CMOS门传输门和模拟开关,a,90,TP的衬底接电源，TN衬底接地。导通时，TN栅衬电压应为正，TP栅衬电压应为负。,G,G,S,D,91,G,G,S,D,C=1,TN栅衬电压为正 满足导通条件,C=
26、1,TP栅衬电压为负 满足导通条件,C=0,C=0,TN栅衬电压为0 不满足导通条件,TP栅衬电压为0 不满足导通条件,92,当C=1时，TN、TP导通，传输门接通；C=0:TN、TP都截止，传输门断开。,C=1:若VI=VIH=VDD,因VGSP=-VDD,而VGSN=0,故TP导通，TN截止；若VI=VIL=0,TN导通，TP截止；若VI=VDD/2,TN、TP同时导通。所以，VI只要在0-VDD之间均可传输，因为TN、TP中必有一个导通，实现VO=VI,即模拟传输，又称模拟开关。,D,G,G,S,93,94,4、CMOS三态门,图2.41(a)所示的三态门由CMOS反相器和传输门组成，T
27、G代表传输门，框内表有相同数字1的两端在VC的控制下或者短接，或者断开成为高阻状态。,图2.41 CMOS三态门,95,图(b)是CMOS三态门的另一种结构。VC为高电平时，T1和T4均截止，此时输出F为高阻态；VC为低电平时，T1和T4均导通，电路是反相器，输出，其逻辑符号如图2.41(c)所示。,图2.41 CMOS三态门,96,CMOS电路分析举例,例2.1 说明图示电路的逻辑功能，写出逻辑表达式。,图2.42 例2.1电路图,解：TN1和TP1，TN3和TP3，TN4和TP4分别组成三个反相器，TN2和TP2则构成传输门，其值表如下：,由真值表得逻辑表达式:,D,A=HTG 通D=B,H,A=LTG 断D=B,97,【例2.2】图243所示两种CMOS电路，试说明 其逻辑功能,98,解 在图243（a）的电路中，当 时，T 1管导通，FA；当 时，T1管和T3均截止，输出F为高阻态。,c,99,图243（b）电路中，当 时，T3管导通，FA；当C1时，T1管和T3均截止，输出F为高阻态。,100,习 题,上交时间：2009年10月27日，星期二,
